[VHDL编程] 10_code_ALTERA7128SLC84

说明：10个FPGA实验的源代码，用VHDL编写，是一个试验箱的开发手册-10 CPLD experiment, the source code
<a1runner> 在 2025-12-25 上传 | 大小：1.79mb | 下载：0

[VHDL编程] sopc_altera_monitor_program

说明：This book descripe sample example to use altera monitor wih quartes
<mhsz> 在 2025-12-25 上传 | 大小：832kb | 下载：0

[VHDL编程] tut_sopc_introduction_vhdl_2

说明：This book descripe how use altera monitor program with sopc fpga by verilog language
<mhsz> 在 2025-12-25 上传 | 大小：833kb | 下载：0

[VHDL编程] sopc_builder_tutorial

说明：This application ready to run about use altera monitor program with de2 sample processor
<mhsz> 在 2025-12-25 上传 | 大小：4.76mb | 下载：0

[VHDL编程] ASY_FIFO

说明：用Verilog编写的异步FIFO，可以方便的实现同步异步的转换，在全局异步局部异步的系统中得到广泛应用-ASY_FIFO written with verilog,and it is very useful in a GALS system
<isaac> 在 2025-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] CY7C68013

说明：USB2.0的Verilog实现，含有完整的FPGA代码-Use Verilog to implement the USB2.0 protcol
<XCP> 在 2025-12-25 上传 | 大小：586kb | 下载：0

[VHDL编程] DDS_VHDL

说明：基于FPGA环境的直接数字频率合成器的源代码-16 accumulator
<姚强> 在 2025-12-25 上传 | 大小：252kb | 下载：0

[VHDL编程] VHDLdesign

说明：vhdl基础详解，有实例分析，适合初级eda学者学习-vhdl-based Xiang Jie, there is a case study, for academics to study the primary eda
<hao> 在 2025-12-25 上传 | 大小：4.53mb | 下载：0

[VHDL编程] clockVHDL

说明：采用自顶向下设计方法，由秒计数模块、分计数模块、时计数模块、时间设置模块和译码模块五部分组成。-Using top-down design methodology, from the second counter module, sub-counting module, when the counting module, time setting module and decoding module of five parts.
<hao> 在 2025-12-25 上传 | 大小：5kb | 下载：0

[VHDL编程] chufaqi

说明：VHDL除法器设计，配合移位减法方式设计除法器以节省硬件成本-VHDL divider design
<ZLD> 在 2025-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] eetop.cn_digital_clock

说明：基于VHDL的数字时钟设计课件，简单，实用-VHDL-based Digital Clock Design Courseware
<孤独剑> 在 2025-12-25 上传 | 大小：265kb | 下载：0

[VHDL编程] JohnsonCounter

说明： 约翰逊计数器-Johnson Counter
<zlongw> 在 2025-12-25 上传 | 大小：197kb | 下载：0