[VHDL编程] uart_tx

说明：this code is in VERILOG HDL .. its for serial communication ..it allows serial data transmission from FPGA to computer
<hassan> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：该FIFO应当提供用户读使能和写使能输入控制信号，并输出指示FIFO状态的非空和非满信号，FIFO的输入、输出数据使各自的数据总线：in_data和out_data。-The FIFO should be provided to enable users to read and write enable input control signal, and outputs instructions FIFO status signals of non-empty and non-full, FIF
<terry> 在 2025-06-22 上传 | 大小：102kb | 下载：0

[VHDL编程] alu32bit

说明：alu逻辑运算单元的源码，可方便交流和学习-alu ALU source code, can easily exchange and learning
<niuniu> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] mipsfinal

说明：用vhdl设计的一个mips小型cpu，不带流水，有r类，i类，j类指令都有~·-Using vhdl design a mips small cpu, with no running water, there are r class, i type, j class instruction have ~*
<yusufu> 在 2025-06-22 上传 | 大小：346kb | 下载：0

[VHDL编程] i2c_master_model

说明：i2c仿真model,可用于整体的FPGA仿真系统,用于i2c slave 设计的正确验证-i2c simulation model, the FPGA can be used for the whole simulation system designed for the proper verification i2c slave
<yanxp> 在 2025-06-22 上传 | 大小：5kb | 下载：0

[VHDL编程] usb_model

说明：usb接口model原码设计,可以模拟USB的接口数据接收,用于usb接口数据的仿真.-usb interface model of the original codes designed to simulate USB interface data reception, usb interface data for the simulation.
<yanxp> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] ddr2_controller

说明：DDR2控制器设计原码,可以在FPGA上测试通过,并对外部的ddr memory进行读写访问.-DDR2 controller design of the original code, can be tested through the FPGA, and external ddr memory read and write access.
<yanxp> 在 2025-06-22 上传 | 大小：51kb | 下载：0

[VHDL编程] SLAVE_FIFO_16BITS

说明：68013和FPGA通信 含有68013 slave firmware 含有FPGA VHDL程序-communication between 68013 and FPGA including 68013 slave firmware including FPGA VHDL code
<xinsheng> 在 2025-06-22 上传 | 大小：1.55mb | 下载：0

[VHDL编程] lowpassfir

说明：Low pass fir filter for ecg signal in VHDL
<rohan> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] IDCT

说明：用verilog HDL语言编写的IDCT程序，可以计算8*8的整形数矩阵，用ISE 9.1i编译通过-Using verilog HDL language of the IDCT program can calculate the number of 8* 8 matrix of plastic, with ISE 9.1i compiled by
<阿文> 在 2025-06-22 上传 | 大小：468kb | 下载：0

[VHDL编程] RS_ENCODER

说明：DVBC RS编码,标准TS流输入输出接口!-DVBC RS encoder
<sun mingang> 在 2025-06-22 上传 | 大小：3kb | 下载：0

[VHDL编程] CONVOLUTIONAL_INTERLEAVER

说明：DVB数据交织,交织深度I=12,已得到应用!-DVB data interleaving, interleaving depth I = 12, has been applied!
<sun> 在 2025-06-22 上传 | 大小：1kb | 下载：0