[VHDL编程] Architecture

说明：clock divider in XILINX
<harini> 在 2025-06-11 上传 | 大小：2.93mb | 下载：0

[VHDL编程] VHDL

说明：1、 输入信号 clk : 时钟（每个象素点的显示时钟） reset : 复位信号 2、 输出信号 vga_hs_control : 行同步 vga_vs_control : 场同步 vga_read_dispaly : 红 vga_green_dispaly : 绿 vga_blue_dispaly : 蓝 3、 技术参数 clk : 24M hs : 30KHZ vs : 57.14HZ -1, input
<sha> 在 2025-06-11 上传 | 大小：11kb | 下载：0

[VHDL编程] lpm_ram

说明：altera LPM_RAM的使用,有简单的程式和模拟结论.大家写的时候可以参考.-altera LPM_RAM the use of a simple programming and simulation findings. we can refer to when writing.
<tupeng> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] 295

说明：Verilog代码源程序范例，适合初学者借鉴学习-Verilog source code examples for beginners learning to learn
<张文> 在 2025-06-11 上传 | 大小：150kb | 下载：0

[VHDL编程] Xilinx_question

说明：：ISE5.1i是Xilinx推出的具有ASIC-strength的设计工具，它充分发掘了VirtexⅡPro系列芯片的潜力；Virtex-II Pro 系列芯片的密度是从40,000门到8,000,000门。同4.1i相比，设计人员在编译时所花的时间得到了成倍提高（从100,000/min增加到200,000门/min）并且在器件速度上增加了40 。-: ISE5.1i is a Xilinx introduced a ASIC-strength design tools, which ful
<backoff> 在 2025-06-11 上传 | 大小：101kb | 下载：0

[VHDL编程] Command

说明：sdram控制器命令接口模块的VHDL源程序文件，可直接用-sdam command model
<liuzhijun> 在 2025-06-11 上传 | 大小：3kb | 下载：0

[VHDL编程] pll1

说明：sdram控制器pll命令接口模块的VHDL源程序文件，可直接用-sdram pll
<liuzhijun> 在 2025-06-11 上传 | 大小：2kb | 下载：0

[VHDL编程] sdr_sdram

说明：sdram控制器顶层模块的VHDL源程序文件，可直接用-sdr SDRAM
<liuzhijun> 在 2025-06-11 上传 | 大小：3kb | 下载：0

[VHDL编程] ripplelab

说明： with orgonal frequencey division multiplextinverilog code for ripple carry adder in veriwe- with orgonal frequencey division multiplextinverilog code for ripple carry adder in veriwell
<kaleem> 在 2025-06-11 上传 | 大小：511kb | 下载：0

[VHDL编程] DDS

说明：直接数字信号源的源代码和发生器的设计报告-Direct digital signal source code and design report
<zhaowei> 在 2025-06-11 上传 | 大小：197kb | 下载：0

[VHDL编程] pll

说明：
<liuyaohu> 在 2025-06-11 上传 | 大小：8kb | 下载：0

[VHDL编程] vhdl

说明：10个有关于vhdl例子的程序代码，就是那种带有程序注释的那种-10 on vhdl examples of program code, that is the kind of program notes with the kind of! ! !
<马宝林> 在 2025-06-11 上传 | 大小：21kb | 下载：0