[VHDL编程] jiyufpgazhijiepinlvhechengqi

说明：FPGA的直接频率合成器的设计,新颖独特,很好的频率合成器的参考资料,尤其是运用逻辑门阵列的有参考价值.-Direct frequency synthesizer FPGA design, novel and unique, good reference frequency synthesizer, in particular the use of logic gate arrays have reference value.
<烟雨楼> 在 2025-06-29 上传 | 大小：146kb | 下载：0

[VHDL编程] ans

说明：数字式竞赛抢答器 实现功能 1.四路抢答功能，带抢答超时和答题超时功能； 2.计分显示功能，每组对应两个数码管，能显示0-99的分值，复位初值为10。 -Digital Competition Responder features a realization. Quad Responder function, with time out and answer time-out function Responder 2. Scoring display, each corres
<lhr> 在 2025-06-29 上传 | 大小：411kb | 下载：0

[VHDL编程] byteblaster

说明：Altera并口下载线的详细说明资料，有了它，你就能自己制作一根下载线啦！-Altera a detailed descr iption of the parallel port download cable data, with it, you can create a download cable own it!
<王家祥> 在 2025-06-29 上传 | 大小：100kb | 下载：0

[VHDL编程] altera_de2_vhdl

说明：Tutorial of VHDL with Altera DE2 board: quartus II and DE2 board The target do the BCD sum of input data coded with the switches and display the result on 7 segment display
<candido> 在 2025-06-29 上传 | 大小：576kb | 下载：0

[VHDL编程] VHDL_examples

说明：是EDA的入门课程，从VHDL语言的初步设计到各种实例，帮助读者迅速掌握VHDL语言。-VHDL examples
<sanuel> 在 2025-06-29 上传 | 大小：2.84mb | 下载：0

[VHDL编程] CourseDesign

说明：用Verilog实现一位原码浮点数乘法器，按照累加的方式，逐位相乘，再相加。-Verilog realization of an original code with floating point multiplier, in accordance with the cumulative way, bit by bit multiply, then add.
<李伟彬> 在 2025-06-29 上传 | 大小：240kb | 下载：0

[VHDL编程] serial

说明：实现了一个串口功能，用Verilog语言写的，可作为IP使用-Implements a serial port function, written using Verilog language can be used as an IP
<hongfeng> 在 2025-06-29 上传 | 大小：410kb | 下载：0

[VHDL编程] yinyue

说明：用Verilog写的一个音乐演奏程序，可以发出类似警笛的声音，很有趣-Using Verilog to write a music program, issued a similar siren can sound very interesting
<hongfeng> 在 2025-06-29 上传 | 大小：205kb | 下载：0

[VHDL编程] chua_syn

说明：采用multisim2000电路软件对蔡氏混沌电路以及蔡氏混沌电路的同步进行实现。-Software used multisim2000 circuit and Chua' s chaotic Chua' s chaotic circuit in parallel circuit to achieve.
<高建明> 在 2025-06-29 上传 | 大小：29kb | 下载：0

[VHDL编程] prelim

说明：Mips implementation core in vhdl
<diogo> 在 2025-06-29 上传 | 大小：23kb | 下载：0

[VHDL编程] dianti

说明： 1、 每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行，直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号，并按照电梯运行规则依次响应，每个请求信号保留至执行后消除。
<李辉> 在 2025-06-29 上传 | 大小：122kb | 下载：0

[VHDL编程] Verilog.RAR

说明：
<wl> 在 2025-06-29 上传 | 大小：143kb | 下载：0