[VHDL编程] myCounter_top

说明：A simple Counter code inculdes core of ICON VIO ILA, works on ISE 12.2 and chipscope to test the board.
<DANIEL PAN> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Logicos

说明：Is a Simple andOr, xor, sr circuit on Verilog and his testBench
<Andrejo> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] pruebacont

说明：Param Counter Verilog
<Andrejo> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL_coding

说明：Powerpoint slides about VHDL coding which teaches in class, inculdes many lesson and also parctice.The ppt file is for learners who want to begin with VHDL.
<DANIEL PAN> 在 2025-06-10 上传 | 大小：6.65mb | 下载：0

[VHDL编程] cun

说明：通过fpga使总线上的数据存储到spi进行读写-Through the fpga to store data on the bus to read and write spi
<张楚荀> 在 2025-06-10 上传 | 大小：779kb | 下载：0

[VHDL编程] djdplj

说明：运用等精度测量原理,结合单片机技术设计了一种数字式频率计,由干采用了屏蔽驱动电路及数字均值滤波等技术措施,因而能在较宽的频率范围和幅度范围内对频率、周期、脉宽、占空比等参数进行测量并可通过调整闸门时间预置测量精度。-The use of other precision measuring principle in combination with single chip technology to design a digital frequency meter, shielded from t
<ldd> 在 2025-06-10 上传 | 大小：242kb | 下载：0

[VHDL编程] VHDL-djdplj

说明：基于VHDL语言的十进制等精度频率计的设计，采用VHDL语言，运用自顶向下的设计思想， 将系统按功能逐层分割的层次化设计方法，使用Quartus8.0开发环境，实现了频率计的设计。-VHDL language based on the decimal precision frequency meter, etc. The design, using VHDL language, the use of top-down design, the system is divided by func
<ldd> 在 2025-06-10 上传 | 大小：223kb | 下载：0

[VHDL编程] Crack_QII10.0_x86

说明：Crack Alter Quartus 10.0
<Giang> 在 2025-06-10 上传 | 大小：13kb | 下载：0

[VHDL编程] clock

说明：Real simply clock on verilog
<Andrejo> 在 2025-06-10 上传 | 大小：216kb | 下载：0

[VHDL编程] Simply3verilogexample

说明：Sympli 3 verilog example
<Andrejo> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] Bibus

说明：bibus verilog example
<Andrejo> 在 2025-06-10 上传 | 大小：79kb | 下载：0

[VHDL编程] vme_sv

说明：voice modulation engine, a DSP processor with test bench written in SystemVerilog
<jijo> 在 2025-06-10 上传 | 大小：8kb | 下载：0