[VHDL编程] JEDEC

说明：DDR SDRAM的JEDEC标准，对DDR SDRAM的编程学习者有帮助。-The JEDEC standards for DDR SDRAM, DDR SDRAM programming for learners help.
<李娟> 在 2025-06-05 上传 | 大小：821kb | 下载：0

[VHDL编程] VGA

说明：verilog的 VGA显示实验-verilog of the VGA display experiment! ! ! ! ! ! ! ! ! ! ! ! !
<junjie> 在 2025-06-05 上传 | 大小：44kb | 下载：0

[VHDL编程] usb-blaster

说明：这是使用EDA的驱动，希望对新手有所帮助，呵呵。-This is the drive using the EDA, I hope will help the novice, huh, huh.
<颜统经> 在 2025-06-05 上传 | 大小：412kb | 下载：0

[VHDL编程] Modelsim_Xilinx_Simulation_library_compile

说明：Modelsim中Xilinx仿真库的编译方法-The compile method for xilinx simulation library in Modelsim
<woody chan> 在 2025-06-05 上传 | 大小：223kb | 下载：0

[VHDL编程] socdesignandtest

说明： SoC是系统级集成，将构成一个系统的软/硬件集成在一个单一的IC芯片里，它一般包含片上总线、MPU核、SDRAM/DRAM、FLASH ROM、DSP、A/D、D/A、RTOS内核、网络协议栈、嵌入式实时应用程序等模块，同时，它也具有外部接口，如外部总线接口和I/O端口。通常，SoC中包含的一些模块是经过预先设计的系统宏单元部件（Macrocell）或核（Cores） ，或者例程（Routines），称为IP模块，这些模块都是可配置的，因此，基于SoC的设计方法学也称为基于IP的嵌入式系统设计
<yyj> 在 2025-06-05 上传 | 大小：312kb | 下载：0

[VHDL编程] wb_to_amba_latest.tar

说明：wishbone总线到AMBA总线的转换，做总线的朋友可以-wishbone bus to the AMBA bus conversion, so friends can see the bus
<磊> 在 2025-06-05 上传 | 大小：11kb | 下载：0

[VHDL编程] GrayCnt

说明：格雷码计数器的verilog实现，做通讯的朋友可以-Gray code counter verilog implementation, so friends can see communication
<磊> 在 2025-06-05 上传 | 大小：1kb | 下载：0

[VHDL编程] 99341857matlab

说明： FFT algorithms FFT, IFFT, power spectrum calculation, including the Hamming window, Hanning window, triangle window, Blackman window, 4 term Blackman-Harris window of several of the power spectrum window function computing power.
<firdausmustaffa> 在 2025-06-05 上传 | 大小：3kb | 下载：0

[VHDL编程] USB20andFPGA

说明：Fpga和USB的应用开发文档，里面很详细地对usb进行了说明！-Fpga and USB application development documents, which in detail are described on the usb!
<书荣> 在 2025-06-05 上传 | 大小：2.64mb | 下载：0

[VHDL编程] FPGA

说明：是fpga的基础入门资料，很好，想学习的同学们可以下下来看看~-Fpga introductory information is the basis of, well, the students want to learn to look down under ~
<书荣> 在 2025-06-05 上传 | 大小：697kb | 下载：0

[VHDL编程] 07401200310

说明：VHDL原程序包括译码器，半加器，全加器-VHDL program, including the original decoder, the half adder, full adder
<过客> 在 2025-06-05 上传 | 大小：342kb | 下载：0

[VHDL编程] fir_PGA

说明：一种基于verilog的fir滤波源码，并带matlab仿真源程序。-Based on the fir filter verilog source code and source code with matlab simulation.
<对称> 在 2025-06-05 上传 | 大小：23kb | 下载：0