[VHDL编程] verilogclock

说明：如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。-if not duty cycle directly counter to the use of sub-frequency, duty cycle will change. Below a program : a third of the frequency.
<> 在 2025-06-09 上传 | 大小：3kb | 下载：0

[VHDL编程] Freq_counter

说明：本代码介绍了使用VHDL开发FPGA的一般流程，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。-the code on the FPGA using VHDL development of the
<许的开> 在 2025-06-09 上传 | 大小：503kb | 下载：0

[VHDL编程] time24

说明：用VHDL写的运动计时表程序，用Modelsim仿真已经通过，帖出来与大家分享。-write VHDL campaign time table program, Modelsim simulation has been passed, Tie up share with you.
<许的开> 在 2025-06-09 上传 | 大小：314kb | 下载：0

[VHDL编程] people4

说明：这是我自己写的4人表决器源码，在xilinx Spartan3E 上已经调试成功，拿出来与大家分享！-that I wrote four voting machine source code, In xilinx Spartan3E debugging has been successful, with the show to share with you!
<许的开> 在 2025-06-09 上传 | 大小：264kb | 下载：0

[VHDL编程] Mult

说明：这是我自己写的两个8位二进制数的乘法程序，在xilinx Spartan3E 上已经调试成功，拿出来与大家分享！-that I wrote two eight binary number multiplication procedure, In xilinx Spartan3E debugging has been successful, with the show to share with you!
<许的开> 在 2025-06-09 上传 | 大小：177kb | 下载：0

[VHDL编程] pa_ser

说明：这是我自己写的4位并转串ISE代码，在xilinx Spartan3E 上已经调试成功，拿出来与大家分享！-that I wrote four string and turn ISE code In xilinx Spartan3E debugging has been successful, with the show to share with you!
<许的开> 在 2025-06-09 上传 | 大小：277kb | 下载：0

[VHDL编程] ledarray_disp

说明：led 点阵显示led——rom实现，功能模块分离 就爱可根据卡加大公开吉安市贷款给经济 -led dot matrix display led-- rom realized, functional modules can be separated on the basis love Cagayan open to the public Ji'an City loans to the economy
<york> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] segdisp

说明：数码管显示有片选 模块 四输入，与其他模块相连即可使用-digital film of the election showed that four input modules, and other modules can be linked to the use of
<york> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C_source

说明：用VHDL写的I2C源程序，欢迎有需要的来下载-with I2C write VHDL source files, welcomed the need to download
<磊> 在 2025-06-09 上传 | 大小：207kb | 下载：0

[VHDL编程] UART_source

说明：
<磊> 在 2025-06-09 上传 | 大小：22kb | 下载：0

[VHDL编程] bijiaoqi

说明：应用vhdl语言进行加法器的设计，比较器的设计，随着vhdl语言的应用越来越广泛，其重要性也更加明确。希望对大家有所帮助。-application vhdl language adder design, compared with the design, With vhdl language widely used, the importance of which was more explicit. We want to help.
<李里> 在 2025-06-09 上传 | 大小：3kb | 下载：0

[VHDL编程] ram

说明：本原代码中利用VHDL语言编写了RAM、FIFO、ROM等常用的存储和缓冲部件，完全的代码在ALTERA的FPGA上已经通过仿真测试，保证可用.-primitive code using VHDL prepared RAM, FIFO, ROM, and other commonly used storage and buffer components, complete code in the Altera FPGA simulation test has been passed to ens
<nick> 在 2025-06-09 上传 | 大小：2kb | 下载：0