[VHDL编程] winphlash1716

说明：WinPhlash rare program for reflash Phoenix bios
<rtfyrft> 在 2025-09-17 上传 | 大小：959kb | 下载：0

[VHDL编程] PIDctrol

说明：VHDL实现PI控制,包括三个文件,FPU,PID-VHDL pi control，pid
<杨军> 在 2025-09-17 上传 | 大小：2kb | 下载：0

[VHDL编程] bpsk_spread_spectrum_modulator_demodulator

说明：code for bpsk spread spectrum modulator used in cdma -code for bpsk spread spectrum modulator used in cdma ..
<ANIL> 在 2025-09-17 上传 | 大小：8kb | 下载：0

[VHDL编程] handshake

说明：AMBA 3 AXI handshake protocol. Verilog platform. master and slave.
<nodeity> 在 2025-09-17 上传 | 大小：192kb | 下载：0

[VHDL编程] counter

说明：-- Mod-16 Counter using JK Flip-flops -- Structural descr iption of a 4-bit binary counter. -- The first two design entities describe a JK flip-flop and a 2-input AND gate respectively. -- These are then packaged together along with a signal
<jgc> 在 2025-09-17 上传 | 大小：1kb | 下载：0

[VHDL编程] waveformgenerator

说明：The following information has been generated by Exemplar Logic -- and may be freely distributed and modified. -- -- Design name : smart_waveform -- -- Purpose : This design is a smart waveform generator. -The following information has be
<jgc> 在 2025-09-17 上传 | 大小：1kb | 下载：0

[VHDL编程] generadorfrecuencia

说明：Frecuenzy generator with the following in and out, Frecuencia : IN STD_LOGIC_VECTOR(3 DOWNTO 0) CLK : IN STD_LOGIC CLKOut : OUT STD_LOGIC-Frecuenzy generator with the following in and out, Frecuencia : IN STD_LOGIC_VECTOR(3 DOWNTO 0
<jgc> 在 2025-09-17 上传 | 大小：3kb | 下载：0

[VHDL编程] GeneradorFunciones

说明：Sine signal generator with the following I/O entity sinewave is port (clk :in std_logic dataout : out integer range -128 to 127 ) end sinewave -Sine signal generator with the following I/O entity sinewave is port (clk :in std
<jgc> 在 2025-09-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Universal-Register

说明：Octal D-Type Register with 3-State Outputs -- Simple model of an Octal D-type register with three-state outputs using two concurrent statements.
<jgc> 在 2025-09-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Octal-D-Type-Register

说明：Octal D-Type Register with 3-State Outputs -- Simple model of an Octal D-type register with three-state outputs using two concurrent statements.
<jgc> 在 2025-09-17 上传 | 大小：1kb | 下载：0

[VHDL编程] mips_core

说明：mips的一个模型,基本实现了mips处理器功能-a model for mips cpu。
<冷金喜> 在 2025-09-17 上传 | 大小：1kb | 下载：0

[VHDL编程] EP2C5test

说明：EP2C8T144测试程序，实现跑马灯功能-EP2C8T144 test program, to achieve marquee functions
<钟员> 在 2025-09-17 上传 | 大小：253kb | 下载：0