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[VHDL编程] 基于VHDL 的数字时钟
说明:用VHDL实现时钟的显示,包括七段数码管和lcd1602字符液晶,可以显示十分秒,年月日<minmindianzi> 在 2009-11-15 上传 | 大小:336.94kb | 下载:0
[VHDL编程] FPGA-USB.RAr
说明:基于FPGA的USB2 - 基于 FPGA 的 USB2.0 控制器设计 摘要: 摘要:介绍了一种用 VHDL 设计 USB2.0 功能控制器的方法,详术了其原理和设计-FPGA-based USB2- USB2.0 controller FPGA-based design Abstract: Abstract: This paper introduces a USB2.0 function controller with VHDL design methods, details of its<tanzhang> 在 2025-06-09 上传 | 大小:337kb | 下载:0
[VHDL编程] Nexys3_EDK_GPIO_UART
说明:xilinx nexys3 EDK入门范例,适合初学者-xilinx nexys3 EDK<汪伟> 在 2025-06-09 上传 | 大小:337kb | 下载:0
[VHDL编程] lock
说明:1、列出真值表,画出卡诺图,写出逻辑表达式。 2、只有按下AB、BD、AD时,锁才打开,其余的都不能开锁。 3、还必须有一个报警系统,有警为1,无警为0。 4、最后用Protues进行仿真。 -1 lists the truth table, draw the Karnaugh map, write a logical expression. 2, only press the AB, BD, AD, lock open, and the rest can not unlock.<liuyang> 在 2025-06-09 上传 | 大小:337kb | 下载:0
[VHDL编程] elec_clock_if
说明:VHDL 最简单数字电子时钟程序(一个process),无时间设置,闹钟等功能。-VHDL simple digital electronic clock program (ONLY a process). NO the time setting, alarm clock function.<小寒> 在 2025-06-09 上传 | 大小:337kb | 下载:0
[VHDL编程] add_ded_module
说明:使用Verilog语言编写的4位加减法器,经验证能在FPGA开发板上实现。-Verilog4 bit adder-subtractor.<李泽骏> 在 2025-06-09 上传 | 大小:337kb | 下载:0
[VHDL编程] add_module
说明:设计带借位、进位的4位二进制减法、加法器,分别赋给A和B固定的值,然后进行加减法运算,得到正确的结果。-Design with borrow, carry 4 binary subtraction, adder, a fixed value assigned to A and B, respectively, and then adds and subtracts the correct results.<daxws> 在 2025-06-09 上传 | 大小:337kb | 下载:0