[VHDL编程] shiyan3

说明：基于VHDL的电子钟 实现一个简单的电子钟，可显示其时间时分秒和年月日，通过按键交替显示-VHDL-based electronic clock to achieve a simple electronic clock displays minutes and seconds of their time and date, through key alternately display
<连连> 在 2025-06-09 上传 | 大小：338kb | 下载：0

[VHDL编程] jishiqi

说明：利用数字电路知识，进行二十四小时计时，并有闹钟与蜂鸣器功能-Knowledge of the use of digital circuits, the 24 hours time, and there is an alarm clock function and buzzer
<wqq> 在 2025-06-09 上传 | 大小：338kb | 下载：0

[VHDL编程] 23-10111

说明：a simple serial to parallel converter using XILLINX and VHDL (the number of the project represents the binary code used by the converter e.g 23- 10111)
<theo> 在 2025-06-09 上传 | 大小：338kb | 下载：0

[VHDL编程] PLLnoise

说明：very good reference for phase noise in frequency synthesizers.
<seek> 在 2025-06-09 上传 | 大小：339kb | 下载：0

[VHDL编程] PS2_kb

说明：利用PS2接口将键盘按键的通码在数码管上显示出来-PS2-Schnittstelle mit Hilfe der Tasten durch den Code auf der Sieben-Segment-LED-Display
<刘渝> 在 2025-06-09 上传 | 大小：339kb | 下载：0

[VHDL编程] jianpanuart

说明：键盘按键控制串口发送，按下按键立即发送字符，松开停止发送-keyboard control uart send
<liuwei> 在 2025-06-09 上传 | 大小：339kb | 下载：0

[VHDL编程] seg7

说明：以前自己写的一个七段二极管器，可以直接下载到FPGA板子使用。-a seven-segment diode can be downloaded directly to the FPGA board
<张松> 在 2025-06-09 上传 | 大小：339kb | 下载：0

[VHDL编程] fpxz

说明：分频选择系统。inclk0端输入25MHz信号，通过altpll倍频为400MHz信号C0端输出，需求不一样自己改倍频器参数。分频器clkdiv用来二分频、四分频、八分频、十六分频，分别分频为200MHz、100MHz、50MHz、25MHz四种频率信号输入到选择器中。选择器的TCLK是外部输入信号，A[3..0]是四个独立按键，选择器是用按键的不同组合来从四个分频喜好和一个TCLK中选择一路输出。代码清晰易懂，不符合需求请自行扩展-Frequency selection system. the
<lcl> 在 2025-06-09 上传 | 大小：339kb | 下载：0

[VHDL编程] sequence_detector

说明：序列检测器的设计师用Verilog语言实现的，实现了状态之间的有效处理，在FPGA开发板上可运行-module xulie_check(clk,rst,x,y) output y input clk,rst,x reg y reg [2:0] state parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7 always@(posedge clk or negedge rst)
<zhanghf> 在 2025-06-09 上传 | 大小：339kb | 下载：0

[VHDL编程] DataSignal

说明：实现并行数据串行传输与接收，最后输出并行数据，中间有偶检验位，有报警位，接收方对接收的数据进行偶校验，无误后接收，有问题则报警。-Parallel serial data transmission and reception, the final output parallel data, the middle even parity bit, alarm bit, the receiver for receiving data even parity, correct reception, t
<张晓溪> 在 2025-06-09 上传 | 大小：339kb | 下载：0

[VHDL编程] duoji

说明：基于FPGA的，运用Verilog语言编写的，通过黑线检测来控制舵机的程序。-FPGA-based, using Verilog language, through the detection of black lines to control the steering process.
<姜敏敏> 在 2025-06-09 上传 | 大小：339kb | 下载：0

[VHDL编程] proyecto_reloj_2

说明：Este es el codigo de un proyecto de reloj que cuenta segundos, horas y minutos
<Gerald> 在 2025-06-09 上传 | 大小：339kb | 下载：0