[VHDL编程] verilog-

说明：VERILOG learn how to write
<王虎> 在 2025-07-20 上传 | 大小：260kb | 下载：0

[VHDL编程] add1

说明：可实现输入的2个一位十进制数的加、减运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal addition, subtraction operations. Requirements: Enter the ten numeric keys provided, the first transfo
<weight> 在 2025-07-20 上传 | 大小：1kb | 下载：0

[VHDL编程] add

说明：另一个可实现输入的2个一位十进制数的加、减运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Another may be the input of the two one decimal addition, subtraction operations. Requirements: Enter the ten numeric keys provided, the f
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[VHDL编程] mul

说明：可实现输入的2个一位十进制数的乘法运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal multiplication. Requirements: Enter the ten numeric keys provided, the first transformed into 8,421 yar
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[VHDL编程] mul2

说明：可实现输入的2个一位十进制数的乘法运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal multiplication. Requirements: Enter the ten numeric keys provided, the first transformed into 8,421 yar
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[VHDL编程] sub

说明：可实现输入的2个一位十进制数的减运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal reduction operations. Requirements: Enter the ten numeric keys provided, the first transformed into 8,42
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[VHDL编程] segment

说明：设计一个运算器，可实现输入的2个一位十进制数的加、减运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。小孟浩搜索不到吧-Design a calculator, can be one of the input of two decimal addition, subtraction operations. Requirements: Enter the ten num
<weight> 在 2025-07-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Digital_freq_meter

说明：数字频率计，具有量程选择按键，超量程报警，采用三位数码管分时扫描显示，频率范围0~10Khz-Digital frequency meter, with the range selection button, over range alarm, using three time-scan digital display, the frequency range 0 ~ 10Khz
<张松松> 在 2025-07-20 上传 | 大小：1.96mb | 下载：0

[VHDL编程] DEC_counter

说明：数码管计数器，VHDL语言实现，可以完成对输入时钟的计数显示，采用三位数码管显示-Digital counter, VHDL language, to complete the count of input clock display, digital display with three
<张松松> 在 2025-07-20 上传 | 大小：1mb | 下载：0

[VHDL编程] Serial_ck

说明：特定序列检测器，VHDL语言实现，采用状态机的编程思想，同时程序中的被检测序列可以稍微修改以满足自己的需要-Specific sequence detection, VHDL language, the use of state machine programming ideas, and the program sequence can be detected in the slightly modified to meet their own needs
<张松松> 在 2025-07-20 上传 | 大小：234kb | 下载：0

[VHDL编程] uart

说明：FPGA UART通讯模块，基于verilog HDL语言-FPGA UART communication module, based on the verilog HDL language
<Dingjiang Zhou> 在 2025-07-20 上传 | 大小：1.83mb | 下载：0

[VHDL编程] verilogChapter-1

说明：给出了从入门到工程应用的一些实例，可以帮助初学者通过学习实例了解和掌握硬件描述语言的基本知识。-From entry to the project gives some examples of applications that can help beginners learn instance by hardware descr iption language to understand and master the basics.
<Alice Yang> 在 2025-07-20 上传 | 大小：155kb | 下载：0