[VHDL编程] freq_div

说明：用verilog实现基于fpga的通用分频器，-Divider using verilog achieve common
<mend> 在 2025-06-25 上传 | 大小：67kb | 下载：0

[VHDL编程] PLL_12MHz

说明：用verilog语言制作一个PLL，这个PLL可以将频率除频到12MHZ，将PLL除频成12MHZ输出-Verilog language production with a PLL, the PLL frequency divider can be to 12MHZ, 12MHZ into the PLL output divider
<郑先生> 在 2025-06-25 上传 | 大小：54kb | 下载：0

[VHDL编程] uart

说明：XILINX参考设计，uart，包括modelsim测试代码-XILINX reference design, uart, including modelsim test code
<mend> 在 2025-06-25 上传 | 大小：29kb | 下载：0

[VHDL编程] CPLD-8051-Micorcontroller-Interface

说明：CPLD 与8051总线接口设计，XILINX参考设计-CPLD and 8051 bus interface, XILINX reference design
<mend> 在 2025-06-25 上传 | 大小：162kb | 下载：0

[VHDL编程] traffic_light

说明：基于VHDL的交通灯，状态机实现,FPGA参考小程序-VHDL-based traffic lights, the state machine to achieve
<mend> 在 2025-06-25 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDL

说明：tUTORIAL OF VHDL IN GREEK
<harris> 在 2025-06-25 上传 | 大小：820kb | 下载：0

[VHDL编程] XilinxISE8.1SynthesisTutorial_Spartan3E

说明：A USEFULL TUTORIAL FOR SYNTHESIS USING XilinxISE8.1 FOR Spartan3E FPGA BOARD
<harris> 在 2025-06-25 上传 | 大小：1.28mb | 下载：0

[VHDL编程] STR_uart

说明：open ocd + eclipse str code example
<idiot> 在 2025-06-25 上传 | 大小：38kb | 下载：0

[VHDL编程] clock

说明：自己用Verilog HDL编的一个时钟程序，可以自动计时，设置闹钟，倒计时等功能-a timer programed with Verilog
<胡林> 在 2025-06-25 上传 | 大小：791kb | 下载：0

[VHDL编程] taximeter

说明：设计一个出租车自动计费器，具有行车里程计费、等候时间计费、及起价三部分，用四位数码管显示总金额，最大值为99。99元； 行车里程单价1元/公里，等候时间单价0。5元/10分钟，起价3元（3公里起价）均能通过人工输入。 行车里程的计费电路将汽车行驶的里程数转换成与之成正比的脉冲数，然后由计数译码电路转换成收费金额，实验中以一个脉冲模拟汽车前进十米，则每100个脉冲表示1公里，然后用BCD码比例乘法器将里程脉冲乘以每公里单价的比例系数，比例系数可由开关预置。例如单价是1。0元/公里，则脉冲当
<占斌> 在 2025-06-25 上传 | 大小：86kb | 下载：0

[VHDL编程] IEEE802_16e

说明：IEEE802_16e协议实现的VERILOG代码及MATLAB验证方案。-IEEE802_16e protocol of VERILOG code and MATLAB verification program。
<海到无涯> 在 2025-06-25 上传 | 大小：40kb | 下载：0

[VHDL编程] mp3_player

说明：Altera board Mp3 project
<Tak> 在 2025-06-25 上传 | 大小：3.31mb | 下载：0