[VHDL编程] RAT

说明：rename table, used to rename architecture registers.-In R10K scheme, rename table is used to translate ARN to PRN to eliminate WAW and WAR hazards.
<Isabella Ni> 在 2026-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC

说明：xilinx spartan 3e上的A/D转换程序-xilinx spartan 3e A/D conversion process
<梁俊峰> 在 2026-01-11 上传 | 大小：11kb | 下载：0

[VHDL编程] ISE10.1

说明：xilinx ISE10.1开发环境指南，叫你如何操作ISE10.1-xilinx ISE10.1
<梁俊峰> 在 2026-01-11 上传 | 大小：644kb | 下载：0

[VHDL编程] EP2C8

说明：Xilinx 的EP2C8程序，内含很多个例程，讲解详细，很有用的。-Xilinx EP2C8
<梁俊峰> 在 2026-01-11 上传 | 大小：1.16mb | 下载：0

[VHDL编程] adder

说明：FPGA的adder程序，例程包含源文件。对大家学习FPGA很有用。-FPGA adder program, the routine contains the source files. FPGA is useful for everyone to learn.
<梁俊峰> 在 2026-01-11 上传 | 大小：463kb | 下载：0

[VHDL编程] aiqingmaimai

说明：数字钟蜂鸣器音乐——爱情买卖，很时尚的闹钟音乐代码，经测试，很有感觉。-Digital clock buzzer music- love trading, very stylish alarm clock music code, tested, great feeling.
<tjj> 在 2026-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] booth_mult

说明：布斯乘法器的verilog实现及仿真文件,使用modelsim仿真-booth mult s verilog and test
<zhang> 在 2026-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] streamline_divider

说明：streamline 除法器，是国外一个工程师所写,verilog语言，modelsim测试-streamline divider
<zhang> 在 2026-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] lut_mult

说明：基于查找表的乘法器实现，verilog编写，Modelsim测试-use lut realize the mult
<zhang> 在 2026-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：Verilog代码，实现FIFO先入先出存储-FIFO CODE,VERILOG
<王毅> 在 2026-01-11 上传 | 大小：14kb | 下载：0

[VHDL编程] fdfdf

说明：红外解码至1062LCD显示 内含程序和代码-IR decoder to 1062LCD display contains procedures and code
<su> 在 2026-01-11 上传 | 大小：42kb | 下载：0

[VHDL编程] hw2_final

说明：讓LCD聖誕樹有變化，包括彩帶及移出螢幕等等。-Make xmas tree be displayed on LCD screen.
<黃曼薇> 在 2026-01-11 上传 | 大小：1kb | 下载：0