[VHDL编程] fangbo

说明：一个可切换分频的时钟分频器的verilog语言，可根据具体情况修改参数实现不同的分频-A switchable clock divider divider verilog language, modify the parameters according to the specific circumstances of different sub-frequency
<李彦超> 在 2026-01-11 上传 | 大小：1.25mb | 下载：0

[VHDL编程] FPGA

说明：xilinx培训教程以及ISE使用教程 ISE是一个很好的FPGA开发软件
<孙丽国> 在 2026-01-11 上传 | 大小：5.72mb | 下载：0

[VHDL编程] can2rs232

说明：can转TTL RS232 介绍及源码分享-can to ttl and rs232 codes
<肖鹏辉> 在 2026-01-11 上传 | 大小：229kb | 下载：0

[VHDL编程] jiafa

说明：基于QUTER的VHDL言语的加法器设计-Based on the words of the QUTER VHDL adder design
<shenlina> 在 2026-01-11 上传 | 大小：126kb | 下载：0

[VHDL编程] SR

说明：基于QUTER的ST器的VHDL语言设计！-Based on the QUTER ST device VHDL language design!
<shenlina> 在 2026-01-11 上传 | 大小：94kb | 下载：0

[VHDL编程] shiyan2a

说明：计算机网络组成实验的QUTER的VHDL的程序组列！-The computer network consisting of the experiment QUTER VHDL program group row!
<shenlina> 在 2026-01-11 上传 | 大小：434kb | 下载：0

[VHDL编程] lighting

说明：This road signal controller. highway and contry road controlling. goooooood!! FULL Verilog source.-This is road signal controller. highway and contry road controlling. goooooood!! FULL Verilog source.
<choijinsol> 在 2026-01-11 上传 | 大小：28kb | 下载：0

[VHDL编程] compare

说明：verilog两个数的比较，由加法器改编而来-verilog comparison
<贺恩力> 在 2026-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] VLSI_4bitadder

说明：This source is 4bit adder at magic tool sp source file gooood
<choijinsol> 在 2026-01-11 上传 | 大小：278kb | 下载：0

[VHDL编程] detector

说明：this file is detector verilog source and test bench file thank you!
<choijinsol> 在 2026-01-11 上传 | 大小：108kb | 下载：0

[VHDL编程] twomux4to1

说明：this source is 4to1 mux two design. verilog source.
<choijinsol> 在 2026-01-11 上传 | 大小：854kb | 下载：0

[VHDL编程] add_sub

说明：this source is adder_substrate verilog source adder and subatrate mix very gooooood!
<choijinsol> 在 2026-01-11 上传 | 大小：743kb | 下载：0