[VHDL编程] STATE5

说明：VHDL源代码程序，使用VHDL语言编写，米勒，莫尔型状态机-VHDL source code, the use of VHDL language, Miller, Moore type state machine
<罗兰> 在 2025-06-07 上传 | 大小：3kb | 下载：0

[VHDL编程] FIFO

说明：VHDL源代码程序，使用VHDL语言编写，一个FIFO的代码实现工程-VHDL source code, the use of VHDL language, a FIFO realize the code works
<罗兰> 在 2025-06-07 上传 | 大小：3kb | 下载：0

[VHDL编程] FPGAddfs

说明：基于FPGA的直接数字频率合成器的设计与实现.-FPGA-Based Direct Digital Frequency Synthesizer Design and Implementation.
<周真> 在 2025-06-07 上传 | 大小：217kb | 下载：0

[VHDL编程] vhdlddfs

说明：用VHDL设计直接数字频率合成器-VHDL design with direct digital frequency synthesizer
<周真> 在 2025-06-07 上传 | 大小：186kb | 下载：0

[VHDL编程] color_converter.tar

说明：此代码实现不同图像颜色制式之间的相互转换，如XYZ<->RGB, 不同标准的RGB<->RGB 以及RGB<->YCbCr之间的转换，包内含有matlab仿真代码m文件、VHDL代码.v文件以及modelsim仿真的testbench文件，相信对大家有一定的帮助-This code different image color conversion between formats, such as XYZ <-> RGB, different sta
<王弋妹> 在 2025-06-07 上传 | 大小：332kb | 下载：0

[VHDL编程] mmcfpgaconfig.tar

说明：基于FPGA的MMC卡实现，内部包含了C++仿真调试代码以及FPGA的实现代码，建立工程后可以之间编译调试-FPGA-based MMC card, Internal contains C++ Simulation debugging code, as well as the realization of FPGA code, the establishment of the project can be between the compiler debugging
<王弋妹> 在 2025-06-07 上传 | 大小：7kb | 下载：0

[VHDL编程] Random_Number_generator

说明：此代码用于产生系统设计仿真阶段需要的仿真数据，运行的结果是一系列随机数。编译后可生成数据产生模块，在其他工程中之间调用之作为数据输入即可，对vhdl涉及仿真有一定的帮助-This code is used for creating a system design simulation stage of simulation data, the results of running a series of random numbers. Compiler can generate data gen
<王弋妹> 在 2025-06-07 上传 | 大小：35kb | 下载：0

[VHDL编程] rs_decoder_31_19_6

说明：里的所罗门RS编解码方案，建立工程后可直接编译调试，对于学习RS编码原理的人员可以作为一个例子学习，也可以应用于相应的系统中-In the Solomon RS codec program, the establishment of projects can be directly compiled debugging, RS coding principle for the study of personnel can be used as an example of learning, ca
<王弋妹> 在 2025-06-07 上传 | 大小：15kb | 下载：0

[VHDL编程] can_parts

说明：实现CAN控制器的VHDL源码,与大家分享.-Realize CAN controller VHDL source code to share with you.
<fhomewl> 在 2025-06-07 上传 | 大小：40kb | 下载：0

[VHDL编程] SignalTapII7.2_LAB

说明：
<xzqjx> 在 2025-06-07 上传 | 大小：2.09mb | 下载：0

[VHDL编程] divider

说明：基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）-Based on the srt-2 algorithm, the use of Verilog to achieve 16-bit unsigned fixed-point divider number (divisor, dividend by 16-bit integer and 16 fractional composit
<刘蒲霞> 在 2025-06-07 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_UART

说明：This Verilog HDL descr iption implements a UART Version 1.1 : Original Creation 2.1 : added comments
<keyoung> 在 2025-06-07 上传 | 大小：3kb | 下载：0