[VHDL编程] hai1tongji

说明：含1数字电路设计，检测一串2进制代码中1的个数并在FPGA试验箱中用数码管进行显示-Containing a digital circuit design, testing a number in a string of binary code and test chamber used in the FPGA digital tube display
<longway> 在 2025-06-22 上传 | 大小：507kb | 下载：0

[VHDL编程] The-VHDL-various-basic-code

说明：VHDL的各种基本代码 包括4选1,8选1多路选择器，8位全加器，加1减1计数器，序列检测器，异步清零16位加减可控计数器，数码管扫描程序，双2选1，状态机等基本程序！-VHDL basic code including 4 election 1,8 to 1 multiplexer selector, 8-bit full adder, plus 1 minus 1 counter sequence detector, asynchronous clear 16 plus or minus
<ai> 在 2025-06-22 上传 | 大小：3.53mb | 下载：0

[VHDL编程] 1

说明：利用PCI9054桥芯片实现PCI与FPGA之间的连接，从而简化PCI总线控制，实现高速数据传输-To realize the connection between PCI and FPGA using the PCI9054 bridge chip, thus simplifying the PCI bus control, the realization of high speed data transmission
<liun> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] mul-function

说明：verilog编程，调用function实现乘法-verilog programming, call the function to achieve multiplication
<mfz> 在 2025-06-22 上传 | 大小：18kb | 下载：0

[VHDL编程] mul_task

说明：verilog编程。调用task实现乘法-Call the task to achieve multiplication
<mfz> 在 2025-06-22 上传 | 大小：18kb | 下载：0

[VHDL编程] 3

说明：SOS响铃verilog程序代码， SOS响铃verilog程序代码-SOS rings verilog program
<tanbo> 在 2025-06-22 上传 | 大小：636kb | 下载：0

[VHDL编程] DEMO_N

说明：FPGA NOISII程序，包含串口，FLASH,SPI等各种接口的程序，由原理图和VERLOG语言混合编写，非常适合初学者，开发环境为QUARTUS 9.0，芯片为EP2C208QC8N-The the FPGA NOISII program, including serial, FLASH, SPI, interface program, the schematic and VERLOG language prepared by mixing, ideal for beginners, de
<黄小波> 在 2025-06-22 上传 | 大小：15.65mb | 下载：0

[VHDL编程] fdiv

说明：频率计的一个模块，即分频器模块，提供的标准信号是48MHz 输出四个信号1Hz，10Hz， 100Hz，1KHz -Frequency of a module that divider module provides the standard signal 48MHz to output four signal of 1Hz, 10Hz, 100Hz, 1KHz
<李雪> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] latch

说明：频率计设计的一个模块，即锁存器，实现了对六位计数结果和溢出信号over的锁存功能 -Frequency meter design a module latch, the six count results and overflow signal over the latch function
<李雪> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] final

说明：频率计设计的各个模块连接的总程序，即把分频器、控制器、计数器、闸门控制、锁存器、显示器都连接起来，测试频率范围为：10Hz～100MHz 第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 用六位BCD七段数码管显示读数。-The various modules connected to the total program, frequency
<李雪> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd_verilog

说明：LCD显示模块的编码，可以FPGA的LCD显示屏上显示文字-LCD display module coding FPGA LCD screen to display text
<dujinzhe> 在 2025-06-22 上传 | 大小：443kb | 下载：0

[VHDL编程] 08_Audio_demo

说明：这是赛灵思在FPGA上连接声音设备的bit流文件（在Xilinx platform Studio上运行），还包括相关的说明文档-This is the connecting sound equipment on Xilinx FPGA bit stream files (running) on ​ ​ Xilinx platform Studio also includes related documentation
<dujinzhe> 在 2025-06-22 上传 | 大小：3.45mb | 下载：0