[VHDL编程] RS9600

说明：这是用FPGA实现的RS232通信接口程序，波特率为9600，由于RS232的波特率是有容差的，因此该对时序做了专门的优化，以确保接收到正确的数据，（因为用FPGA做接口和协议是大材小用了，而且比较麻烦）-This is achieved using FPGA RS232 communication interface program, 9600, due to the RS232 baud rate is tolerance, so the timing made specifically o
<东方泓> 在 2025-06-29 上传 | 大小：6.35mb | 下载：0

[VHDL编程] DDS-SU

说明：本程序采用了FPGA来控制DDS，采用并行方式，时序配置正确，成功地控制了DDS。可以作为初学者的参考。-DDS can produce all types and frequency and various amplitude modulated signals, but also to ensure the continuous phase, so it is widely used, but there may be doubt as to control for beginners DD
<东方泓> 在 2025-06-29 上传 | 大小：4.87mb | 下载：0

[VHDL编程] EDAandVHDL1

说明：包含本系列第一部分内容，详细介绍了FTGA、CPLD、VHDL的概念和CPLD硬件特性与编程技术 -The first part of this series contains a detailed descr iption of the FTGA, CPLD, VHDL concepts and CPLD hardware features and programming techniques
<周宏豪> 在 2025-06-29 上传 | 大小：4.92mb | 下载：0

[VHDL编程] EDAandVHDL2

说明：包含本系列的第二部分，详细介绍了VHDL的总体情况并简单举例和Quartus II 使用方法。-The second part of this series contains a detailed descr iption of the overall situation and a simple example VHDL and Quartus II use.
<周宏豪> 在 2025-06-29 上传 | 大小：1.5mb | 下载：0

[VHDL编程] EDAandVHDL3

说明：包含本系列的第三部分内容，详细介绍了VHDL状态机的概念及其使用和16位CISC CPU设计。-The third part contains the contents of this series, detailing the concept and its use of 16-bit CISC CPU design and VHDL state machine.
<周宏豪> 在 2025-06-29 上传 | 大小：1.03mb | 下载：0

[VHDL编程] EDAandVHDL4

说明：包含本系列的第四部分内容，详细介绍了VHDL如何编程，包括VHDL的语句和结构，举例丰富。-The fourth part of this series contains the contents, detailing how VHDL programming, including statements and structural VHDL, for example rich.
<周宏豪> 在 2025-06-29 上传 | 大小：1.19mb | 下载：0

[VHDL编程] vgachar

说明：VGA显示字符,自己试验过，完全可以用，是verilog的-VGA display characters
<zhangqi> 在 2025-06-29 上传 | 大小：403kb | 下载：0

[VHDL编程] dds-veilog

说明：既可以通过计算机发送数据产生各种波形，又可以手动设置生成-Both can generate various waveforms to send data through the computer, and can be set manually generate
<张鑫鑫> 在 2025-06-29 上传 | 大小：1.23mb | 下载：0

[VHDL编程] avnet_edk12_4_xbd_files

说明：安富利SP605开发板ISE12.4版本的XBD文件，里面包括了开发板所有的接口，包括硬件和软件设计-Avnet SP605 development board ISE12.4 version XBD file, which includes the development board all interfaces, including hardware and software design
<关维周> 在 2025-06-29 上传 | 大小：297kb | 下载：0

[VHDL编程] code

说明：多波形信号发生器，通过FPGA实验箱来开发，可以实现按键控制波形的输出-Multi-waveform signal generator, through the FPGA to develop experimental box, you can achieve an output waveform control buttons
<宜露> 在 2025-06-29 上传 | 大小：2.01mb | 下载：0

[VHDL编程] counter

说明：measure the time period
<santosh> 在 2025-06-29 上传 | 大小：41kb | 下载：0

[VHDL编程] Building-Counters-Veriog-Example

说明：building counters in vhdl
<santosh> 在 2025-06-29 上传 | 大小：15kb | 下载：0