[VHDL编程] halfadder.v.tar

说明：Verilog Code for Half Adder Circuit with testbench code-Verilog Code for Half Adder Circuit with testbench code...
<Dhaval> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] fulladder.tar

说明：Verilog Code for Full Adder circuit with Testbench file-Verilog Code for Full Adder circuit with Testbench file...
<Dhaval> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] basicgates

说明：Verilog Code for Basic Gates implementation with testbench-Verilog Code for Basic Gates implementation with testbench..
<Dhaval> 在 2025-06-22 上传 | 大小：76kb | 下载：0

[VHDL编程] mux4_1

说明：Verilog Code for 4*1 Multiplexer with testbench file-Verilog Code for 4*1 Multiplexer with testbench file...
<Dhaval> 在 2025-06-22 上传 | 大小：12kb | 下载：0

[VHDL编程] 8bit_decoder

说明：Verilog code for 3*8 Decoder Circuit with testbench file-Verilog code for 3*8 Decoder Circuit with testbench file....
<Dhaval> 在 2025-06-22 上传 | 大小：8kb | 下载：0

[VHDL编程] UART_RX

说明：这是借鉴别人的带有FIFO的Verilog代码分享给大家，共同学习-This is learn from others with FIFO Verilog code for everyone to share, learn together
<汪静> 在 2025-06-22 上传 | 大小：732kb | 下载：0

[VHDL编程] baud_gen

说明：Uart是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在嵌入式设计中。其中本代码为UART的波特率产生代码。-Uart is a universal serial data bus, used for asynchronous communication. The bus bidirectional communication, can realize the full duplex transmission and reception. In embedded
<方仔> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] CNT10

说明：vhdl设计的十进制计数器，仿真测试正确，可以使用。-decimal counter vhdl design, simulation tests correctly, can be used.
<高立新> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] adder4bit

说明：VHDL设计的四位加法器器，仿真测试正确，可以使用。-VHDL design of four adders, a simulation test correctly, you can use
<高立新> 在 2025-06-22 上传 | 大小：125kb | 下载：0

[VHDL编程] LS194

说明：VHDL设计的194集成电路，仿真测试正确，可以使用。-194 IC VHDL design, simulation tests correctly, can be used.
<高立新> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] ls74160

说明：VHDL设计的160集成电路，仿真测试正确，可以使用。-160 IC VHDL design, simulation tests correctly, can be used.
<高立新> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] dds_clk

说明：VHDL代码实现FPGA中DDS功能，输出频率可调-VHDL code for the FPGA DDS function, the output frequency is adjustable
<散散> 在 2025-06-22 上传 | 大小：1kb | 下载：0