[VHDL编程] lfsrupdwn.v

说明：This left shift register.-This is left shift register.
<Gourav Agarwal> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] divby3.v

说明：This Divider by 3.-This is Divider by 3.
<Gourav Agarwal> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] jkff_behav.v

说明：This is JK-FF in Behavioural Style.
<Gourav Agarwal> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] UartLoop

说明：xilinx FPGA XC6LX9 串口通信程序 返回发送内容-xilinx FPGA XC6LX9 serial communication program returns to send content
<书才> 在 2025-06-20 上传 | 大小：237kb | 下载：0

[VHDL编程] FX2LP-FPGA

说明：xilinx FPGA XC6LX9 与CY7C68013通信程序-xilinx FPGA XC6LX9 and communication program CY7C68013
<书才> 在 2025-06-20 上传 | 大小：587kb | 下载：0

[VHDL编程] fir128

说明：Discrete-Time FIR Filter, Filter length - 128, Number of Multipliers - 8, Number of States - 8.
<siv> 在 2025-06-20 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_sdram

说明：I used code verilog. Synchronous dynamic random access memory (SDRAM) is dynamic random access memory (DRAM) that is synchronized with the system bus. Classic DRAM has an asynchronous interface, which means that it responds as quickly as possible to
<thuanbk> 在 2025-06-20 上传 | 大小：28kb | 下载：0

[VHDL编程] hash_function_sha3

说明：The synthesis software is Xilinx ISE version 14.4. The low throughput core has been synthesized targeting a very cheap Spartan 3 (XC3S5000-4FG900). This project is licensed under the Apache License, version 2. I prefered on the internet
<thuanbk> 在 2025-06-20 上传 | 大小：6kb | 下载：0

[VHDL编程] verilog-LCD1602-DS18B20

说明：基于FPGA的温控风扇，带DS18B20，LCD1602-FPGA-based temperature control fan with DS18B20, LCD1602
<大哥哥> 在 2025-06-20 上传 | 大小：442kb | 下载：0

[VHDL编程] risc64

说明：Risc 64 - Bit Verilog Code
<thannasantosh> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] risc32_datapath

说明：Risc - 32 Bit Datapath Only
<thannasantosh> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] ldpc_encoder_10bit

说明：LDPC Encoder 10-Bit Parity Check
<thannasantosh> 在 2025-06-20 上传 | 大小：1kb | 下载：0