[VHDL编程] EDAandVHDL4

说明：包含本系列的第四部分内容，详细介绍了VHDL如何编程，包括VHDL的语句和结构，举例丰富。-The fourth part of this series contains the contents, detailing how VHDL programming, including statements and structural VHDL, for example rich.
<周宏豪> 在 2025-12-20 上传 | 大小：1.19mb | 下载：0

[VHDL编程] vgachar

说明：VGA显示字符,自己试验过，完全可以用，是verilog的-VGA display characters
<zhangqi> 在 2025-12-20 上传 | 大小：403kb | 下载：0

[VHDL编程] dds-veilog

说明：既可以通过计算机发送数据产生各种波形，又可以手动设置生成-Both can generate various waveforms to send data through the computer, and can be set manually generate
<张鑫鑫> 在 2025-12-20 上传 | 大小：1.23mb | 下载：0

[VHDL编程] avnet_edk12_4_xbd_files

说明：安富利SP605开发板ISE12.4版本的XBD文件，里面包括了开发板所有的接口，包括硬件和软件设计-Avnet SP605 development board ISE12.4 version XBD file, which includes the development board all interfaces, including hardware and software design
<关维周> 在 2025-12-20 上传 | 大小：297kb | 下载：0

[VHDL编程] code

说明：多波形信号发生器，通过FPGA实验箱来开发，可以实现按键控制波形的输出-Multi-waveform signal generator, through the FPGA to develop experimental box, you can achieve an output waveform control buttons
<宜露> 在 2025-12-20 上传 | 大小：2.01mb | 下载：0

[VHDL编程] counter

说明：measure the time period
<santosh> 在 2025-12-20 上传 | 大小：41kb | 下载：0

[VHDL编程] Building-Counters-Veriog-Example

说明：building counters in vhdl
<santosh> 在 2025-12-20 上传 | 大小：15kb | 下载：0

[VHDL编程] New-Text-Document

说明：mulitiplier and analog to digital
<santosh> 在 2025-12-20 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA_LED

说明：NIOS II上实现，包含led的的控制verilogHDL，原理图的设计等等，直接用nios II打开就可以使用-NIOS II achieve control of verilogHDL contain led, schematic design, etc., directly nios II can be used to open
<朱阿伦> 在 2025-12-20 上传 | 大小：10.9mb | 下载：0

[VHDL编程] Float_add

说明：该源码利用Verilog HDL语言成功实现了浮点数的加法运算，包括全部工程以及Verilog 源码，经验证，该程序成功实现了浮点数的加法。-The use of Verilog HDL source language of the successful implementation of floating-point addition operation, including all engineering and Verilog source code, proven, successful
<zhu yue> 在 2025-12-20 上传 | 大小：11.58mb | 下载：0

[VHDL编程] The-four-locks-Verilog-based-design

说明：基于Verilog的四位密码锁设计，采用有限状态机进行编写-The four locks Verilog-based design, finite state machine for the preparation
<廖方颖> 在 2025-12-20 上传 | 大小：10kb | 下载：0

[VHDL编程] Verilog_UART

说明：the file use verilog HDL to realize uart.it contain recive and transmit.-the files use verilog HDL to realize uart.it contain reciver and transmitor.
<lijie> 在 2025-12-20 上传 | 大小：4kb | 下载：0