[VHDL编程] SEG_BUS

说明：this code show to use Altium to coding 7 Segment BUS on FPGA-CPLD -this code show how to use Altium to coding 7 Segment BUS on FPGA-CPLD
<fazel> 在 2025-06-21 上传 | 大小：189kb | 下载：0

[VHDL编程] SW-LED

说明：this code show to use Altium to coding Switch and LED on FPGA-CPLD -this code show how to use Altium to coding Switch and LED on FPGA-CPLD
<fazel> 在 2025-06-21 上传 | 大小：72kb | 下载：0

[VHDL编程] SW-BIZ-REL

说明：this code show to use Altium to coding Relay and Switch and Beezer on FPGA-CPLD -this code show how to use Altium to coding Relay and Switch and Beezer on FPGA-CPLD
<fazel> 在 2025-06-21 上传 | 大小：57kb | 下载：0

[VHDL编程] SEG-1

说明：this code show to use Altium to coding Single 7 Segment on FPGA-CPLD -this code show how to use Altium to coding Single 7 Segment on FPGA-CPLD
<fazel> 在 2025-06-21 上传 | 大小：101kb | 下载：0

[VHDL编程] taximeter

说明：利用 VHDL语言、PLD设计出租车计费系统,采用VHDL编写租车计费器系统程序,采用MAX+PLUSII软件作为开发平台,进行了程序仿真,验证设计实现了出租车 计价器的相关功能。 .-Using VHDL, PLD design taxi billing system, using VHDL prepared Car billing system procedures, using MAX+PLUSII software as a development platform for the si
<zhonga> 在 2025-06-21 上传 | 大小：541kb | 下载：0

[VHDL编程] FPGA00Verilog

说明：该文件能够用verilog语言实现FPGA与电脑的串口通信，高效准确。-This file can use verilog language implementation of FPGA and computer serial port communication.
<qiuxiaohui> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] light

说明：基于FPGA的点灯游戏，完整工程。包括鼠标控制，键盘控制，SVGA显示等-Light game based on FPGA, the whole project which includes keyboard control, SVGA and so on.
<YGP> 在 2025-06-21 上传 | 大小：19.57mb | 下载：0

[VHDL编程] fsm

说明：verilog四状态状态机 带异步清零端和测试向量 mealy型状态机 很好用哦 -verilog four state machine with asynchronous clear end and test vectors mealy-type state machine oh well
<普通场> 在 2025-06-21 上传 | 大小：308kb | 下载：0

[VHDL编程] asyn-fifo

说明：功能就是一个FIFO，first in first out！避免跨时钟域的亚稳态-Function is a FIFO, first in first out! To avoid the cross clock domain metastable
<zhusiwei> 在 2025-06-21 上传 | 大小：183kb | 下载：0

[VHDL编程] DES_des

说明：DES 使用一个 56 位的密钥以及附加的 8 位奇偶校验位（每组的第8位作为奇偶校验位），产生最大 64 位的分组大小。这是一个迭代的分组密码，使用称为 Feistel 的技术。-DES uses a 56 bit key and an additional 8 bit parity bit (n = eighth as the parity bit), the largest 64 bit packet size. This is a block cipher an iterative, u
<zhusiwei> 在 2025-06-21 上传 | 大小：191kb | 下载：0

[VHDL编程] tlc549adc

说明：FPGA AD数据采集模块，实现模拟信号到数字信号转换。-FPGA AD data acquisition module, the analog signal to digital signal conversion.
<刘芳> 在 2025-06-21 上传 | 大小：670kb | 下载：0

[VHDL编程] you_ran

说明：串行UART接收，采用VHDL语言，供参考-Universal Asynchronous Receiver/Transmitter
<li bo> 在 2025-06-21 上传 | 大小：36kb | 下载：0