[VHDL编程] uart8

说明：使用Libero提供的异步通信IP核实现UART通信，并附带仿真程序。UART设置为1位开始位，8位数据位，1位停止位，无校验。且UART发送自带2级FIFO缓冲，占用FPGA面积很小。-Libero provided the use of asynchronous communication IP core implementation UART communications, and incidental simulation program. UART is set to 1 to sta
<张键> 在 2025-06-23 上传 | 大小：856kb | 下载：0

[VHDL编程] UART

说明：自己实用Verilog编写的UART程序，1位开始位，8位数据位，1位停止位，本测试程序配置完管脚后，实用串口大师发送数据，则返回数据为发送数据+1-Verilog prepared their own UART practical procedures to start a bit, 8 data bits, 1 stop bit, the test procedure End pin configuration, the utility serial Master to send data,
<张键> 在 2025-06-23 上传 | 大小：248kb | 下载：0

[VHDL编程] verilogsram

说明：Verilog语言对SRAM的操作,也提一些简单的快速操作SRAM的技巧。 -Verilog language to the SRAM operation, also raises simply some operates SRAM fast the skill.
<hejianlun> 在 2025-06-23 上传 | 大小：293kb | 下载：0

[VHDL编程] VGA_interface_with_FPGA

说明：对于设计VGA接口非常有帮助，无需专门的VGA芯片，设计实现方便-VGA interface for the design of very helpful, without specialized VGA chip, designed to facilitate implementation
<mike> 在 2025-06-23 上传 | 大小：247kb | 下载：0

[VHDL编程] VHDL100li

说明：VHDL 100例,描述VHDL的重要应用,实用的例子.-VHDL 100 cases, important applications of VHDL descr iption, practical examples.
<彭茄恩> 在 2025-06-23 上传 | 大小：335kb | 下载：0

[VHDL编程] watch

说明：运用VHDL语言编写的秒表程序，能够精确的计时-failed to translate
<awige> 在 2025-06-23 上传 | 大小：258kb | 下载：0

[VHDL编程] connect20090223

说明：fpga从FIFO读数据并上传到双口ram中。-FPGA read data from the FIFO and upload it to dual-port ram Medium.
<张菁> 在 2025-06-23 上传 | 大小：458kb | 下载：0

[VHDL编程] RAM

说明：用VerilogHDL写的ram程序，对初学者会有帮助。-Writing the ram with VerilogHDL procedures will be helpful for beginners.
<Blakeu> 在 2025-06-23 上传 | 大小：265kb | 下载：0

[VHDL编程] VHDL_TipsTricks

说明：一个FIR的vhdl基本设计介绍，优化。代码与图文相互对应，简单易懂-introduction to VHDL design with codes related to optimized circuit.
<Zhu> 在 2025-06-23 上传 | 大小：515kb | 下载：0

[VHDL编程] cordic_generic

说明：本人根据opencores.org上的cordic算法改写的可配置位宽的cordic算法，并且在原始的级联型的基础上编写的循环(iterative)型的cordic,可通过generic配置。带一个不可综合和可综合的testbench(for altera)。稍微改动可应用于xilinx fpga-a generic synthesizable cordic with 2 modes: cascade and iterative. based on opencores.org version,
<Zhu> 在 2025-06-23 上传 | 大小：11kb | 下载：0

[VHDL编程] GrayCode

说明：
<LEE> 在 2025-06-23 上传 | 大小：60kb | 下载：0

[VHDL编程] simulation_of_blocking_rate

说明：无线通信中阻塞率的仿真，排队论相干理论讲解-Blocking rate in wireless communications simulation, queuing theory coherent theory to explain! ! ! !
<张林> 在 2025-06-23 上传 | 大小：58kb | 下载：0