[VHDL编程] single_cycle_16bit_computer

说明：This single cycle 16-bit computer with testbenches written in Verilog. It shows a result based on the instruction memory. I also included documents about the structure of the single cycle computer-This is single cycle 16-bit computer with testben
<my_watt> 在 2025-06-21 上传 | 大小：1.31mb | 下载：0

[VHDL编程] counter-CPLD

说明：CPLD学习，用VHDL,应用EPM7032,一个138，373和273的例程-CPLD study, using VHDL, application EPM7032, one of the routines 138,373, and 273
<YAN> 在 2025-06-21 上传 | 大小：98kb | 下载：0

[VHDL编程] nnARM_core

说明：nnARM核源代码,用verilog编写,请需要的朋友下来研究,不要用于商业用途-nnARM core source code, using verilog write, please study the needs of a friend down, not for commercial purposes
<磊> 在 2025-06-21 上传 | 大小：82kb | 下载：0

[VHDL编程] ise_11[1].3_licgen

说明：ise11.3的，请用来学习又没有钱的朋友使用，不要外传，谢谢！-ise11.3, please no money is used to study the use of a friend, not rumor, thank you!
<磊> 在 2025-06-21 上传 | 大小：515kb | 下载：0

[VHDL编程] Project_WorkSpace

说明：The code i have written is for the patent designed by Jay Hartvigsen, Tony Cheng, Eric Hoang and Buddy Broeker "JTAG/DEBUG INTERFACE". This is meant for the purpose of interfacing the controller to debug its core,this code is working fine n very so
<imran> 在 2025-06-21 上传 | 大小：92kb | 下载：0

[VHDL编程] Bin2Grey

说明：一个用Verilog语言实现的二进制码到BCD码的一种转换方法的实现。包含工程文件和实现文档。-Verilog language implementation with a binary code to BCD code conversion method as a realization. And the achievement of the document contains the project file.
<文闯> 在 2025-06-21 上传 | 大小：81kb | 下载：0

[VHDL编程] multipler3

说明：一个用Verilog语言实现的三位二进制选举法。包含工程文件和实现文档。-One with the Verilog language implementation of the three binary electoral law. And the achievement of the document contains the project file.
<文闯> 在 2025-06-21 上传 | 大小：81kb | 下载：0

[VHDL编程] compare8

说明：一个用Verilog语言实现的八位二进制数比较器。包含工程文件和实现文档。-One with the Verilog language implementation of the eight binary comparator. And the achievement of the document contains the project file.
<文闯> 在 2025-06-21 上传 | 大小：100kb | 下载：0

[VHDL编程] led7

说明：一个用Verilog语言实现的七段数码管显示。包含工程文件和实现文档。-One with the Verilog language implementation of the seven-segment LED display. And the achievement of the document contains the project file.
<文闯> 在 2025-06-21 上传 | 大小：73kb | 下载：0

[VHDL编程] ClockRun

说明：一个用Verilog语言实现的简单的时钟模拟。包含工程文件和实现文档。-Verilog language implementation with a simple analog clock. And the achievement of the document contains the project file.
<文闯> 在 2025-06-21 上传 | 大小：89kb | 下载：0

[VHDL编程] counters

说明：一个用Verilog语言实现的变计数器。包含工程文件和实现文档。-Verilog language implementation with a variable counter. And the achievement of the document contains the project file.
<文闯> 在 2025-06-21 上传 | 大小：96kb | 下载：0

[VHDL编程] Collected_VHDL_samples

说明：
<fastachka> 在 2025-06-21 上传 | 大小：6kb | 下载：0