[VHDL编程] digitalwatch

说明：Describe: This VHDL digital clock, the use of digital control and FPGA design to achieve a number of counter clock, show hours, minutes ,seconds and alarm. The procedure depends on the metric system and consider six decimal counter preparation. The e
<eric carmen> 在 2025-06-20 上传 | 大小：90kb | 下载：0

[VHDL编程] baseonVHDL

说明：基于VHDL语言的8051IP核的设计与验证研究 是一篇我从通过学校校内IP下载的论文，觉得挺好-VHDL-8051IP-based design and verification of nuclear research is an IP I downloaded from the school through the school paper, I feel quite good
<shintar> 在 2025-06-20 上传 | 大小：5.01mb | 下载：0

[VHDL编程] VHDL_8X8ledaaa

说明：一个led8*8的vhdl程序 多余平时有兴趣玩玩led的朋友有小小的帮助-1 led8* 8 of the vhdl procedure superfluous in peacetime are interested in play led to a little help from friends
<邓忠飞> 在 2025-06-20 上传 | 大小：17kb | 下载：0

[VHDL编程] autoConter

说明：基于quartusII的自动售票机电路图-Based on the vending machine circuit quartusII
<Jady> 在 2025-06-20 上传 | 大小：13kb | 下载：0

[VHDL编程] 1DCT_VHDL

说明：VHDL Behavioral Model for 1D DCT operation Algorithm : Calculates the 1D DCT coefficients. DCT Points range from 8 to 32. There is double buffering at the input, to allow continuous usage of DCT engine.-VHDL Behavioral Model for 1D DCT operation
<NULL> 在 2025-06-20 上传 | 大小：11kb | 下载：0

[VHDL编程] FSMLibrary

说明：有限状态机源码，最近在做一个项目需要用到状态机，自己研究了一下，将原来的状态机封装了，做了一些修改，实现了一个比较好用的状态机。里面包括测试工程，用例-Finite state machine source code, most recently doing a project needs to use state machines, their study a little, the original state machine package, and made some modificat
<风雪浪子> 在 2025-06-20 上传 | 大小：488kb | 下载：0

[VHDL编程] ddr_verilog_xilinx

说明：xilinx公司原版的DDR时序控制源码.-xilinx' s original source code of the DDR timing control.
<suyufeng> 在 2025-06-20 上传 | 大小：665kb | 下载：0

[VHDL编程] led7drv

说明：7段LED驱动器的VHDL语言程序设计源码-7 segment LED driver source VHDL Language Program Design
<lalo> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] ledclock

说明：LED电子时钟控制器的VHDL语言程序设计-LED electronic clock controller VHDL Language Program Design
<lalo> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] e2prwctrl

说明：EEPROM芯片读写控制器的VHDL语音程序设计-EEPROM chip to read and write controller VHDL Voice program design
<lalo> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] ALU

说明：算数逻辑单元，实现算数加、减，加1、减1运算和逻辑与、或、非和传递-Arithmetic logic unit, to achieve arithmetic add, subtract, plus one, minus one operation and logical AND, OR, and transmission of non-
<龙一> 在 2025-06-20 上传 | 大小：296kb | 下载：0

[VHDL编程] mina

说明：四位密码锁，默认密码3456，三次错误输入后上锁。-4 locks, the default password 3456, entered incorrectly three times after the lock.
<龙一> 在 2025-06-20 上传 | 大小：236kb | 下载：0