[VHDL编程] LED

说明：实现数码管的秒。分钟位显示。时钟1s调一次，下载到板子，通过验证了的verilog程序-To achieve digital control of the second. Minute digital display. 1s adjusted clock time, downloaded to the board, through the verilog program verified
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[VHDL编程] LD

说明：verilog语言实现LD灯的轮流点亮，下载到板子，验证了的。下载即可在ISE中实现仿真。-verilog language LD lights turn lights, downloaded to the board to verify the. Downloads can be realized in the ISE simulation.
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[VHDL编程] CLK_5

说明：verilog实现时钟的奇数分频，通过ISE仿真。-verilog to achieve the odd clock frequency, by ISE simulation.
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[VHDL编程] DCM

说明：ISE实现DCM组建例化，得到3倍频时钟-ISE to achieve established cases of DCM, received 3 octave clock
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[VHDL编程] seqdet

说明：串行序列检测器，以得到modelsim仿真波形，用verilog编写。-Serial sequence detector to get modelsim simulation waveform, prepared with verilog.
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[VHDL编程] add

说明：一个加法器，用VHDL写的程序，七位加法器，在V5的芯片上试过了-one adder
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[VHDL编程] cpld_2440_c

说明：用ispLEVER Starter软件开发的工程，逻辑用VHDL语言编写，源文件为ARMSYS2440CPLD.VHD 用于ARM2440控制CPLD-ARM2440_CPLD
<sheng> 在 2025-06-05 上传 | 大小：55kb | 下载：0

[VHDL编程] FPGA

说明：FPGA开发全攻略—工程师创新设计宝典 （张国斌电子书主编）-FPGA development
<zhaozhongxi> 在 2025-06-05 上传 | 大小：8.75mb | 下载：0

[VHDL编程] dual

说明：This module defines a Synchronous Dual Port Random Access Memory.
<kokonut> 在 2025-06-05 上传 | 大小：1kb | 下载：0

[VHDL编程] XilinxOneWireInterface

说明：Xilinx公司的1 wire接口HDL源代码，可以用来读取1 wire的rom。-Xilinx Inc. 1 wire interface to HDL source code, can be used to read the 1 wire in the rom.
<YongZhiLi> 在 2025-06-05 上传 | 大小：156kb | 下载：0

[VHDL编程] VHDL

说明：包含有44例具体详细的VHDL实验说明及程序。-Contains a detailed 44 cases of specific experimental instructions and procedures VHDL.
<sunnan> 在 2025-06-05 上传 | 大小：44kb | 下载：0

[VHDL编程] ExamplesofVHDLDescriptions

说明：含有大量EDA实验，全文为英语书写，例子采用VHDL语言。-EDA with a large number of experiments, the full text is written in English, examples using VHDL language.
<sunnan> 在 2025-06-05 上传 | 大小：165kb | 下载：0