[VHDL编程] ref-sdr-sdram-verilog

说明：sdram的verilog 建模参考设计，希望有所帮助-sdram and verilog implent
<pengyong> 在 2025-06-09 上传 | 大小：866kb | 下载：0

[VHDL编程] can

说明：can总线的verilog设计与实现，很好的资料哦-the implention of can bus with verilog
<pengyong> 在 2025-06-09 上传 | 大小：120kb | 下载：0

[VHDL编程] stc

说明：stc设计与实现，也即时间增益放大的设计，工程中有很多用处。-the implention of stc
<pengyong> 在 2025-06-09 上传 | 大小：1.79mb | 下载：0

[VHDL编程] 44_reg_counter

说明：用VHDL写的计数器程序例子，
<jerry> 在 2025-06-09 上传 | 大小：8kb | 下载：0

[VHDL编程] DigitalWatch

说明：Digital watch write in Verilog HDL language simulate the real clock in Atera DE2 development board
<minh> 在 2025-06-09 上传 | 大小：15kb | 下载：0

[VHDL编程] rs232

说明：uart rs232 receiver and transmiter
<franek kimono> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] qiangdaqi

说明：六路数字式抢答器的主要仿真程序，容纳6组参赛的数字式抢答器，当第一个人按下抢答按钮时，其他组的按钮不起作用。当主持人按下“复位”按钮，所有组的按键才可用。-Six Road, a major digital answering device simulation program, up to 6 groups participating in the digital answering device, when the first one to answer in the button pres
<lihuiyuan> 在 2025-06-09 上传 | 大小：5kb | 下载：0

[VHDL编程] FPGA

说明：FPGA入门系列实验教程 FPGA入门系列实验教程-Introduction to FPGA tutorial series of experiments
<吉江> 在 2025-06-09 上传 | 大小：86kb | 下载：0

[VHDL编程] LEDsevensegmentdecode

说明：LED seven-segment decoding very good use of ~
<王想> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] CPU-to-VHDL

说明：CPU realization using VHDL CPU realization using VHDL-CPU realization using VHDLCPU realization using VHDLCPU realization using VHDL
<fantast_wong> 在 2025-06-09 上传 | 大小：2.49mb | 下载：0

[VHDL编程] TB_VHDL(adder)

说明：加法器的VHDL源码及其对于的仿真Testbench 文件的编写-VHDL Code about adder for the "Simple Test Bench" example VHDL Code about adder for the "Simple Test Bench" example
<帅哥新> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：计数器的VHDL源码及其对于的仿真Testbench 文件的编写-VHDL Code about counter for the "Simple Test Bench" example VHDL Code about adder for the "Simple Test Bench" example
<帅哥新> 在 2025-06-09 上传 | 大小：1kb | 下载：0