[VHDL编程] KD-CPU

说明：计算机原理课程设计给予Verilog做的课题，丰富的指令支持，LOOP，TRAP、以及子程序调用等-Principles of curriculum design to do the computer issues a rich instruction support, LOOP, TRAP, and subroutine calls, etc.
<张鸿云> 在 2025-06-09 上传 | 大小：492kb | 下载：0

[VHDL编程] fir_lpf

说明：在FPFA上实现低通滤波,使用VERILOG编写-In FPFA to achieve low-pass filter, using VERILOG write
<周志伟> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl

说明：实验箱的蜂鸣器是交流蜂鸣器，在BZSP输入一定频率的脉冲时，蜂鸣器蜂鸣，改变输入频率可以改变蜂鸣器的响声。因此可以利用一个PWM来控制BZSP，通过改变PWM的频率来得到不同的声响，以此来播放音乐。-Experiment Box AC buzzer buzzer is in BZSP certain frequency pulse input, the buzzer beeps to change the input frequency can change the sound of the b
<王记存> 在 2025-06-09 上传 | 大小：22kb | 下载：0

[VHDL编程] vhdl3

说明：CAT1025是基于微控制器系统的存储器和电源监控的完全解决方案。它们利用低功耗CMOS技术将2kbit的串行EEPROM存储器和带掉电保护的系统电源监控电路集成在一起。存储器采用400kHz的I2C总线接口。我们将数据通过I2C总线的写操作送到EEPROM里面，然后，再通过I2C总线的读操作将其读出。-CAT1025 is based on the micro-controller system memory and power monitoring of complete solution.
<王记存> 在 2025-06-09 上传 | 大小：20kb | 下载：0

[VHDL编程] vhdl5

说明：利用IP core完成2X16字符液晶屏的访问。通过写命令来控制将数据写到哪一行；通过写数据，将数据输出在液晶屏上显示。-Using IP core to complete 2X16 character LCD screen access. By writing the command to control where the data write line by writing the data, output data displayed on the LCD screen.
<王记存> 在 2025-06-09 上传 | 大小：24kb | 下载：0

[VHDL编程] rs232

说明：用vhdl实现fpga串口通信 包含 波特率生成 发送模块 接收模块 过采样 signaltap使用-Vhdl fpga serial communication with the realization of sending module contains the baud rate generation receiver module using oversampling signaltap
<adam> 在 2025-06-09 上传 | 大小：2.17mb | 下载：0

[VHDL编程] LEDtest

说明：vhdl 实现fpga 闪灯控制 流水线闪灯 还用signalTAP进行检测，给初学者参考-vhdl fpga flash control lines to achieve flash is also used signalTAP testing, to advanced users
<adam> 在 2025-06-09 上传 | 大小：787kb | 下载：0

[VHDL编程] arm9verilog

说明：AMBA AHB verilog Source code
<Frank Chen> 在 2025-06-09 上传 | 大小：191kb | 下载：0

[VHDL编程] SBOX111

说明：sbox1 for power efficient implementation for aes
<bavi> 在 2025-06-09 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDL-dianti

说明：高楼电梯自动控制系统(Windows平台上运行的ispLEVER编程软件。 ): 1统控制的电梯往返于1-9层楼。 2客要去的楼层数可手动输入并显示（设为A数）。 3梯运行的楼层数可自动显示（设为B数）。 4A>B时，系统能输出使三相电机正转的时序信号，使电梯上升； 当A<B时，系统能输出使三相电机反转的时序信号，使电梯下降； 当A=B时，系统能输出使三相电机停机的信号，使电梯停止运行并开门； 5是上升还是下降各层电梯门外应有指示，各层电梯门外应有使电
<> 在 2025-06-09 上传 | 大小：34kb | 下载：0

[VHDL编程] statemachine

说明：状态机可以实现几个状态之间的转换,这时使用qt编写的verilog文件-statemachine for inter change between any one of them
<nightwalker007> 在 2025-06-09 上传 | 大小：390kb | 下载：0

[VHDL编程] x86

说明：一个开源的X86处理器的Verilog代码-Verilog source code for x86
<夏峰> 在 2025-06-09 上传 | 大小：108kb | 下载：0