[VHDL编程] std_logic_1164

说明：这个包定义了vhdl标准,为设计者在使用数据类型时建立用于vhdl的互连模型。-This packages defines a standard for designers to use in describing the interconnection data types used in vhdl modeling.
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[VHDL编程] std_logic_arith

说明：一个用于转换设置，以及签署SMALL_INT，整数，STD_ULOGIC，STD_LOGIC和STD_LOGIC_VECTOR比较函数。-A set of arithemtic, conversion, and comparison functions for SIGNED, UNSIGNED, SMALL_INT, INTEGER,STD_ULOGIC, STD_LOGIC, and STD_LOGIC_VECTOR.
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[VHDL编程] std_logic_signed

说明：一套签署arithemtic、转换、及比较STD_LOGIC_VECTOR功能的程序。-A set of signed arithemtic, conversion,and comparision functions for STD_LOGIC_VECTOR.
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[VHDL编程] std_logic_unsigned

说明：一组符号arithemtic、转换,并比较STD_LOGIC_VECTOR功能的程序包。-A set of unsigned arithemtic, conversion, and comparision functions for STD_LOGIC_VECTOR.
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[VHDL编程] FPGAfuture

说明：机遇与挑战并存Xilinx谈FPGA未来的发展方向及趋势-Opportunities and challenges Xilinx FPGA on the future direction and trends
<haha> 在 2025-06-09 上传 | 大小：1.42mb | 下载：0

[VHDL编程] FPGAmarket

说明：消费类产品是未来PLD_FPGA市场的增长点，讲述FPGA的市场前景-Opportunities and challenges Xilinx FPGA on the future direction and trends
<haha> 在 2025-06-09 上传 | 大小：688kb | 下载：0

[VHDL编程] chap3

说明：verilog, please download and excise-verilog,please download and excise
<wang> 在 2025-06-09 上传 | 大小：6kb | 下载：0

[VHDL编程] MCPUDESIGN

说明：This file is fof single Process Unit design for new pepole -This file is fof single Process Unit design for new pepole
<ll> 在 2025-06-09 上传 | 大小：4.44mb | 下载：0

[VHDL编程] dds

说明：在quartus下的DDS设计，Verilog语言，可以产生正弦波、三角波、方波等，频率可调。-Under the DDS in quartus design, Verilog language, you can produce sine wave, triangle wave, square wave, frequency adjustable.
<米多> 在 2025-06-09 上传 | 大小：2.51mb | 下载：0

[VHDL编程] SPI_Bridge_Design_Example

说明：基于ALTERA的nios2的SPI通信，文档包含整个工程，包括主从模式，很有参考价值。-Based on ALTERA' s nios2 the SPI communication, the document contains the entire project, including master-slave mode, a good reference.
<米多> 在 2025-06-09 上传 | 大小：276kb | 下载：0

[VHDL编程] fft_st

说明：用NIOS2核建的FFT工程，能够对输入的数据进行FFT或IFFT变换。-FFT with NIOS2 nuclear construction projects, to input data on FFT or IFFT transform.
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[VHDL编程] QAM16_Demapping

说明：用VERILOG写的解16qam程序。本来是针对OFDM设计的，有一定参考价值。-Solutions 16qam with VERILOG written procedures. Was originally designed for OFDM has some reference value.
<米多> 在 2025-06-09 上传 | 大小：150kb | 下载：0