[VHDL编程] booth4

说明：4位的booth算法加法器，对计算机组成原理的学习有帮助，verilog语言编写-4-bit adder booth algorithm, the learning of computer organization help, verilog language
<lai> 在 2025-06-28 上传 | 大小：2kb | 下载：0

[VHDL编程] LCD_SCREEN

说明：利用了状态机的53种状态太分别描述LCD显示频的初始化、显示字符串“OK!”的时序图中的详细过程-Use of 53 states of state machine LCD display is too describe the frequency initialized, the string " OK!" The timing diagram of the detailed process
<wulei> 在 2025-06-28 上传 | 大小：2kb | 下载：0

[VHDL编程] 74hc4017

说明：实现的是扭环形十进制计数器，用verilog HDL 语言，在Actel公司提供的LiberoFPGA开发环境下实现，代码经过验证，可在ModelSim中仿真 -Ring is twisted to achieve a decimal counter, using verilog HDL language, Actel offers the LiberoFPGA development environment, the code is validated, the simulation in t
<kmao> 在 2025-06-28 上传 | 大小：473kb | 下载：0

[VHDL编程] ROM

说明：本代码实现的是生成随机数的verilog 代码。可在ModelSim中仿真-The code is the verilog code to generate random numbers. In the simulation in the ModelSim
<kmao> 在 2025-06-28 上传 | 大小：1kb | 下载：0

[VHDL编程] HDMI

说明：
<ganzhhua> 在 2025-06-28 上传 | 大小：20mb | 下载：0

[VHDL编程] XAPP868

说明：E1/T1时钟提取和恢复源码 是xilinx的IP源码-E1/T1 clock recover code,it is xilinx s IP code
<ganzhhua> 在 2025-06-28 上传 | 大小：764kb | 下载：0

[VHDL编程] ethtoe1

说明：硕士论文 基于FPGA的Ethernet+over+E1接口芯片的设计与实现.pdf-master paper the design and implentation of Ethernet+over+E1
<ganzhhua> 在 2025-06-28 上传 | 大小：1.27mb | 下载：0

[VHDL编程] 34342342432

说明：基于FPGA的PCIE1接口设计与实现.pdf-the design and implmentation of PCI and E1 interface based on FPGA.
<ganzhhua> 在 2025-06-28 上传 | 大小：2.85mb | 下载：0

[VHDL编程] music

说明：蜂鸣器实现播放音乐，两个按键可选择播放，共三首音乐可选。Xilinx ISE 9.1环境下工程。-Buzzer for playing music, playing the two keys to select a total of three songs optional. Xilinx ISE 9.1 environment projects.
<李维> 在 2025-06-28 上传 | 大小：446kb | 下载：0

[VHDL编程] ADC0809

说明：基于VHDL语言，实现对ADC0809简单控制。ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟-Based on VHDL language, to achieve simple control of ADC0809. ADC0809 no internal clock, an external 10KHz ~ 1290Hz clock signal, where
<李维> 在 2025-06-28 上传 | 大小：401kb | 下载：0

[VHDL编程] Array_implementation_in_VHDL

说明：This code to make Array implementation in VHDL.-This is code to make Array implementation in VHDL.
<Chander Shekhar> 在 2025-06-28 上传 | 大小：24kb | 下载：0

[VHDL编程] freqconv

说明：In digital signal processing, a digital down-converter (DDC) converts a digitized real signal centered at an intermediate frequency (IF) to a basebanded complex signal centered at zero frequency. In addition to downconversion, DDC’s typically decimat
<hyunjun.ahn> 在 2025-06-28 上传 | 大小：2kb | 下载：0