[VHDL编程] vlsiram

说明：VHDL RAM 16 * 8 source code FPGA
<kirtikumar> 在 2025-06-05 上传 | 大小：1kb | 下载：0

[VHDL编程] vlsiramp

说明：VHDL RAMP wave gegerator
<kirtikumar> 在 2025-06-05 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGAbaseonVHDL

说明：详细的介绍了FPGA在VHDL环境下的进阶开发基础知识-Detailed descr iption of the FPGA in VHDL development environment based on advanced knowledge
<肖宇锋> 在 2025-06-05 上传 | 大小：361kb | 下载：0

[VHDL编程] mealymoore

说明：verilog project for mealy and moore
<vinod> 在 2025-06-05 上传 | 大小：26kb | 下载：0

[VHDL编程] HDMI

说明：HDMI IP。VHDL语言实现。附带测试pattern。-HDMI IP VHDL
<afency> 在 2025-06-05 上传 | 大小：49kb | 下载：0

[VHDL编程] pn_gen_vhd_211

说明：
<张鑫> 在 2025-06-05 上传 | 大小：284kb | 下载：0

[VHDL编程] SRAM_16Bit_512K

说明：FPGA,片外SRAM配置文件，开发板中带的文件-FPGA, off-chip SRAM configuration file,
<david> 在 2025-06-05 上传 | 大小：6kb | 下载：0

[VHDL编程] Compaxapp398

说明：Compaxapp398 VHDL Source code
<taiwan> 在 2025-06-05 上传 | 大小：1.74mb | 下载：0

[VHDL编程] flash_memory

说明：VHDL model for a NOR Flash
<aerious> 在 2025-06-05 上传 | 大小：38kb | 下载：0

[VHDL编程] ModelsimVerilogWatch

说明：Stopwatch Design - ModelSim Vlog Tutorial Required Software: - Model Technology Modelsim 5.4a - Xilinx Development System 3.1i CONTROLS Inputs: * CLK -System clock for the Watch design. * STRTSTOP -Starts and stops the stoopwatch
<SEEDSTART> 在 2025-06-05 上传 | 大小：39kb | 下载：0

[VHDL编程] CLOCK-ON-ALTERA-DEV-NOARD-RONTEX

说明：这是我上电子线路设计课程时自己写的数字钟设计的整个工程.网上下载安装quartus II软件后双击clock.sof打开调试.若软件说没有权限,请删除db文件夹后再试. 文件夹中附带我的实验报告,其中详细讲解了我的设计思路\软件架构\可能出现的问题等等. 调试步骤就不讲了,管脚分配请网友自行完成. 开发板 Altera Cyclone II EP2C35F672C6 软件平台 Quartus II 语言 verilogHDL-These are all the project
<needtobestrong> 在 2025-06-05 上传 | 大小：972kb | 下载：0

[VHDL编程] adder4

说明：此源代码是基于Verilog语言的4 位全加器，4 位计数器、 4 位全加器的仿真程序、4 位计数器的仿真程序是用EDA语言描述4 位全加器，有广泛的应用。-The Verilog language source code is based on the 4-bit full adder, 4 bit counter, 4-bit full adder simulation program, 4-bit counter of the simulation program is to use la
<王柔毅> 在 2025-06-05 上传 | 大小：1kb | 下载：0