[VHDL编程] digital-quadrature-down-converter

说明：基于FPGA的数字正交下变频器设计,在ALTERA的DE2开发板上设计一个多相滤波结构数字正交变换器。其中多相滤波模块是最关键模块，该模块将64阶滤波器的系数分成奇偶两路，并通过VHDL常数的方式存储在模块内部。这些常数是通过在MATLAB中调用FDATool，根据滤波器的参数要求来生成的。这些浮点格式的滤波器系数还需要在MATLAB中计算成二进制补码的形式，才可以存储在模块中。-FPGA-based digital quadrature down-converter design, ALTER
<joey> 在 2025-06-17 上传 | 大小：7.07mb | 下载：0

[VHDL编程] histogram4

说明：利用matlab和modelsim完成了用直方图均衡化处理灰色图片的前仿真，有处理前后图片的对比，verilog语言编写，但到用实时处理还差很远-Completed using matlab and modelsim deal with the gray image histogram equalization before the simulation, a comparison of before and after pictures, verilog language, but with
<杨兔艳> 在 2025-06-17 上传 | 大小：19.01mb | 下载：0

[VHDL编程] 8bitcpu

说明：
<杨岩> 在 2025-06-17 上传 | 大小：4.52mb | 下载：0

[VHDL编程] PWM256

说明：Verilog 所寫的可程式 PWM 信號產生器. 特點是設定參數時不會產生Glitch現象. 包含二個 .do 檔給 model*sim 幫助編譯及模擬.-A PWM generator writing in Verilog. This module will generate glitch while changing the setting. Including 2 .do files which can help compiling and simulating in the model
<Andy> 在 2025-06-17 上传 | 大小：2kb | 下载：0

[VHDL编程] beep

说明：用于蜂鸣器音乐演奏测试程序，可以根据实际需要更改程序！-Music performance test procedures for the buzzer, you can change the program according to actual needs!
<sun pei> 在 2025-06-17 上传 | 大小：686kb | 下载：0

[VHDL编程] T51

说明：Intel 8051 的民間版 VHDL 原始碼. 在 XILINX ISE 可合成並跑過.-One of the VHDL source code for MCU 8051. This source code was been verified and successful compiles on the XILINX ISE enviroment.
<Andy> 在 2025-06-17 上传 | 大小：93kb | 下载：0

[VHDL编程] Clk_Div

说明：FPGA分频器的设计，通过修改参数值可以实现各种时钟频率信号。-Divider FPGA design can be achieved by modifying the parameter values ​ ​ of various clock frequency signal.
<sun pei> 在 2025-06-17 上传 | 大小：360kb | 下载：0

[VHDL编程] DS18B20

说明：基于VerilogHDL开发的DS18B20温度传感器实验程序。-VerilogHDL developed based on experimental procedures DS18B20 temperature sensor.
<sun pei> 在 2025-06-17 上传 | 大小：2.31mb | 下载：0

[VHDL编程] DS1302

说明：基于VerilogHDL编写的时钟管理芯片DS1302实验开发程序。-VerilogHDL prepared based on clock management chips DS1302 experimental development program.
<sun pei> 在 2025-06-17 上传 | 大小：719kb | 下载：0

[VHDL编程] SegScanDisp

说明：基于VerilogHDL编写的7段数码显示管动态显示实验开发程序。-7 VerilogHDL prepared based on the digital display tube dynamic display experiment development process.
<sun pei> 在 2025-06-17 上传 | 大小：508kb | 下载：0

[VHDL编程] 32bitcpu

说明：用verilog写的32位CPU源码，通过汇编语言可以实现加减乘除左移右移等运算。并且通过Lookahead算法提高了运算效率，大大节省了运算时间。通过ASC流程可以模拟出其内部电路结构。代码，过程文件，readme在文件夹中-Written by 32-bit CPU verilog source code, assembly language can be achieved through the addition, subtraction and other operations righ
<杨岩> 在 2025-06-17 上传 | 大小：12.9mb | 下载：0

[VHDL编程] Fw_gaitR_shuoshi

说明：一些步态识别方向的优秀硕士论文,对此方向的研究者有一定的帮助-Some of the excellent direction of gait recognition pp, this direction will certainly help researchers
<jim> 在 2025-06-17 上传 | 大小：11.49mb | 下载：0