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[VHDL编程] Arbitrary-waveform-generator
说明:任意波形信号发生器 利用FPGA器件产生控制信号及数据信号,经DAC0832和TL082转换产生波形 -Arbitrary waveform generator control signals generated by FPGA devices and data signals generated by the waveform converter DAC0832 and TL082<北堂傲天> 在 2025-10-08 上传 | 大小:10kb | 下载:0
[VHDL编程] Ward-Calling-System_-timing-_latch
说明:病房呼叫系统 锁存器 计时模块 优选模块 时间模块-Ward calling system timing module latch time module selection module<北堂傲天> 在 2025-10-08 上传 | 大小:10kb | 下载:0
[VHDL编程] lroberts_Project_Final_Report
说明:verilog code of my final project that is slot machine game.<zeshan> 在 2025-10-08 上传 | 大小:189kb | 下载:0
[VHDL编程] petek_Project_Final_Report
说明:verilog code that is very good for beginners that project<zeshan> 在 2025-10-08 上传 | 大小:127kb | 下载:0
[VHDL编程] huberth_Project_Proposal
说明:verilog code that is gud for beginners project helps.<zeshan> 在 2025-10-08 上传 | 大小:55kb | 下载:0
[VHDL编程] blmorris_Project_Proposal
说明:project design code for verilog that is proposal<zeshan> 在 2025-10-08 上传 | 大小:95kb | 下载:0
[VHDL编程] bmistree_Project_Proposal
说明:project proposal of verilog language that is gud for beginners<zeshan> 在 2025-10-08 上传 | 大小:385kb | 下载:0
[VHDL编程] zxcpu
说明:用VHDL语言设计了一个含10条指令的RISC处理器。假定主存可以在一个始终周期内完成依次读写操作且和CPU同步,系统使用一个主存单元。处理器指令字长16位,包含8个通用寄存器,1个16位的指令寄存器和一个16位的程序记数器。处理器的地址总线宽度16位。数据总线宽度16位,取指和数据访问均在一跳蝻数据总线。处理器支持包含LDA,STA,MOV,MVI,ADD,SUB,AND,OR,JZ,JMP十条指令。其中仅有LDA和STA是访存指令。-VHDL language design with a R<zhaoshu> 在 2025-10-08 上传 | 大小:1.03mb | 下载:0