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[VHDL编程] divider_60
说明:用Verilog语言实现了数字钟的功能,支持平台是alter公司的cyloneII。-Verilog language with a digital clock, support platform is alter the company cyloneII.<赵振> 在 2025-11-22 上传 | 大小:11kb | 下载:0
[VHDL编程] State-machine
说明:实现了一个简单状态机的转换功能,用Verilog语言。-State machine implements a simple conversion function, with the Verilog language.<赵振> 在 2025-11-22 上传 | 大小:189kb | 下载:0
[VHDL编程] ADC-FPGA-test
说明:adc 测试 , FPGA 工程-adc test, FPGA project<王海峰> 在 2025-11-22 上传 | 大小:3kb | 下载:0
[VHDL编程] BitSynchronization
说明:位同步信号提取,用verilog实现,经FPGA实验-Bit synchronization signal extraction, with verilog implementation<leaffloat> 在 2025-11-22 上传 | 大小:239kb | 下载:0