[VHDL编程] wf1

说明：dds信号发生器，基于fpga的信号发生器，拥有基本的功能，是本人亲自编写，具有良好的稳定性和健壮性！我喜欢这个代码-dds signal generator, signal generator based on fpga, with basic functions，
<尼加提> 在 2025-11-22 上传 | 大小：2.56mb | 下载：0

[VHDL编程] ddr_sdr

说明：DDR SDRAM 控制器 包含测试向量和仿真模型-DDR SDRAM control
<李晓翔> 在 2025-11-22 上传 | 大小：113kb | 下载：0

[VHDL编程] uart_tx_2

说明：VHDL Code for UART Transmitter
<hani> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[VHDL编程] e4

说明：用VHDL实现左右移位寄存器，代码简单，易于实现-left-right shifter
<蚂蚁> 在 2025-11-22 上传 | 大小：4kb | 下载：0

[VHDL编程] dds_vhdl

说明：DDS程序 程序包含端口说明 模块设定 以及随机存储器的设计-DDS Program Program Descr iption module containing the port settings and random access memory design
<打算法> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[VHDL编程] dds1

说明：DDS设计原程序，子文件包含加法器，触发器，随机存储器等模块的设计，可简单实现仿真-DDS design of the original program, sub-file contains the adder, flip-flops, RAM, and other modules designed to achieve a simple simulation
<打算法> 在 2025-11-22 上传 | 大小：565kb | 下载：0

[VHDL编程] RS232

说明：RS232 IS USED FOR DATA TRANSFER..RS STANDS FOR RECOMMENDED STANDARD
<sandeep> 在 2025-11-22 上传 | 大小：826kb | 下载：0

[VHDL编程] vga

说明：基于FPGA的VGA时序产生/控制器，产生行、场同步时序，并以标准格式输出,并有相应测试代码。开发工具ISE 8.1及以上。-FPGA-based VGA timing generator/controller, resulting in horizontal and vertical sync timing, and a standard format output, and the corresponding test code. Development tool ISE 8.1 and a
<微尘> 在 2025-11-22 上传 | 大小：126kb | 下载：0

[VHDL编程] Multifunction_Digital_Clock

说明：实现多功能数字钟在spartan－3E开发板上的开发。-Achieve multi-functional digital clock in the spartan-3E development board development.
<kimoo> 在 2025-11-22 上传 | 大小：1.51mb | 下载：0

[VHDL编程] ModelSim__Video1

说明：Modelsim仿真视频教程中文版，详实-Chinese version of Modelsim simulation video tutorial, detailed
<微尘> 在 2025-11-22 上传 | 大小：18.9mb | 下载：0

[VHDL编程] asic_study

说明：压缩包中是ASCI学习资料，包括一个台湾中山大学ASIC实验室综合脚本教程，一本springer出版的交大家用system verilog做验证的书，还有一个xilinx论证的XAPP726 - 无线基站基带处理应用中的FPGA的理由。对大家做通信后端设计很有帮助。-ASCI is compressed package learning materials, including a laboratory in Taiwan Sun Yat-ASIC synthesis scr ipts tuto
<xueer> 在 2025-11-22 上传 | 大小：2.52mb | 下载：0

[VHDL编程] e011_timingdesigner

说明：FPGA时序设计时必备的软件。可以有效的提高逻辑设计的速度，调整设计时的时序。-FPGA design timing necessary software. Logic design can effectively improve the speed of adjustment of the design timing.
<xueer> 在 2025-11-22 上传 | 大小：29.68mb | 下载：0