[VHDL编程] RS232

说明：RS232 IS USED FOR DATA TRANSFER..RS STANDS FOR RECOMMENDED STANDARD
<sandeep> 在 2025-06-09 上传 | 大小：826kb | 下载：0

[VHDL编程] vga

说明：基于FPGA的VGA时序产生/控制器，产生行、场同步时序，并以标准格式输出,并有相应测试代码。开发工具ISE 8.1及以上。-FPGA-based VGA timing generator/controller, resulting in horizontal and vertical sync timing, and a standard format output, and the corresponding test code. Development tool ISE 8.1 and a
<微尘> 在 2025-06-09 上传 | 大小：126kb | 下载：0

[VHDL编程] Multifunction_Digital_Clock

说明：实现多功能数字钟在spartan－3E开发板上的开发。-Achieve multi-functional digital clock in the spartan-3E development board development.
<kimoo> 在 2025-06-09 上传 | 大小：1.51mb | 下载：0

[VHDL编程] ModelSim__Video1

说明：Modelsim仿真视频教程中文版，详实-Chinese version of Modelsim simulation video tutorial, detailed
<微尘> 在 2025-06-09 上传 | 大小：18.9mb | 下载：0

[VHDL编程] asic_study

说明：压缩包中是ASCI学习资料，包括一个台湾中山大学ASIC实验室综合脚本教程，一本springer出版的交大家用system verilog做验证的书，还有一个xilinx论证的XAPP726 - 无线基站基带处理应用中的FPGA的理由。对大家做通信后端设计很有帮助。-ASCI is compressed package learning materials, including a laboratory in Taiwan Sun Yat-ASIC synthesis scr ipts tuto
<xueer> 在 2025-06-09 上传 | 大小：2.52mb | 下载：0

[VHDL编程] e011_timingdesigner

说明：FPGA时序设计时必备的软件。可以有效的提高逻辑设计的速度，调整设计时的时序。-FPGA design timing necessary software. Logic design can effectively improve the speed of adjustment of the design timing.
<xueer> 在 2025-06-09 上传 | 大小：29.68mb | 下载：0

[VHDL编程] GNSS

说明：用altium designer画的DSP+FPGA+USB2.0的系统的原理图-With altium designer painting DSP+ FPGA+ USB2.0 schematic diagram of the system
<ly19900119> 在 2025-06-09 上传 | 大小：414kb | 下载：0

[VHDL编程] ook

说明：产生OOK的随机码，可以用于QuartusII中ROM或者RAM中。-OOK generated random code, can be used to QuartusII of the ROM or RAM.
<ye> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA--multi_clock-system-design

说明：中国科学技术学电子系教授授课基于FPGA的多时钟系统设计，值得一看。-China University of Science and technology multi_clock system design
<ye> 在 2025-06-09 上传 | 大小：312kb | 下载：0

[VHDL编程] DA-FIR-FPGA

说明：详细介绍了分布式算法FIR的设计，对于用FPGA实现FIR的设计具有指导意义。来自华中科大。-Detailed design of a distributed algorithm FIR, FPGA implementation for the FIR design with a guide. From HUST.
<ye> 在 2025-06-09 上传 | 大小：284kb | 下载：0

[VHDL编程] d_e_g_dds

说明：基于Verilog HDL的迟早门码元同步方案中的DDS程序，已经仿真通过，可以在FPGA开发板上实现。迟-早门方式实现码元同步在无线通信中有着广泛应用。来自华中科大。-Early-later gate of Verilog HDL-based symbol synchronization scheme in the DDS program, has been through simulation, can be achieved in the FPGA development board. F
<ye> 在 2025-06-09 上传 | 大小：1.2mb | 下载：0

[VHDL编程] OFDM_retiming

说明：基于Verilog的OFDM时钟恢复模块，在做全数字OFDM的时候是关键模块，可以在FPGA上实现。-Verilog-OFDM-based clock recovery module, doing all-digital OFDM time is the key module can be implemented on the FPGA.
<ye> 在 2025-06-09 上传 | 大小：170kb | 下载：0