[VHDL编程] latch

说明：关于闩锁效应的产生机理、触发条件、防止措施以及器件的闩锁测试的一个资料文件-This is a generation of latch-up mechanism , trigger conditions , measures and devices to prevent latch- test data file.
<袁桂毅> 在 2025-06-24 上传 | 大小：191kb | 下载：0

[VHDL编程] sine.txt

说明：THIS IS CODE FOR VHDL
<chaitu> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] sin_cos_rom

说明：9bit、512个数据点（1/4周期）的正弦余弦ROM查值表-9bit, 512 data points (1/4 cycle) check the value of the sine and cosine table ROM
<袁桂毅> 在 2025-06-24 上传 | 大小：3kb | 下载：0

[VHDL编程] AES-sopc--ip

说明：在FPGA上实现了AES，并写了基于AVALON总线的接口，主要使用是VHdL实现，并在SOPC系统上定制了IP核。-FPGA to realize the AES, and write the AVALON based on the bus interface, the main use is VHdL implementation, and the SOPC system in custom made IP core.
<rjt> 在 2025-06-24 上传 | 大小：462kb | 下载：0

[VHDL编程] tsmc_demo1a

说明：tsmc 0.25um MOS PSPICE模型及其例程。-tsmc 0.25um MOS PSPICE model and it s example!
<海到无涯> 在 2025-06-24 上传 | 大小：22kb | 下载：0

[VHDL编程] asynchronous-clock-boundary

说明：一个关于跨越异步时钟边界传输数据的解决方案-The solution of transfering data across asynchronous clock boundary.
<袁桂毅> 在 2025-06-24 上传 | 大小：75kb | 下载：0

[VHDL编程] Critical-path-approach

说明：关于逻辑综合中对关键路径处理方法的研究的文件-Critical path in the logic synthesis approach for the study
<袁桂毅> 在 2025-06-24 上传 | 大小：64kb | 下载：0

[VHDL编程] fsm

说明：fsmatically delete the directory of debug and release, so please do not put files o
<chaitu> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 123_ise9migration

说明：DDS正弦信号发生器verilog的功能强大很实用-dds sin verilog
<亮晶晶> 在 2025-06-24 上传 | 大小：282kb | 下载：0

[VHDL编程] Electronic-organ-program-design-implementation-an

说明：Electronic organ program design implementation and simulation of vhdl source code
<chaitu> 在 2025-06-24 上传 | 大小：48kb | 下载：0

[VHDL编程] a-VHDL-completed-8-of-16-significant-median-band-

说明：a VHDL completed 8 of 16 significant median band of frequency meter
<chaitu> 在 2025-06-24 上传 | 大小：10kb | 下载：0

[VHDL编程] CRC-32

说明：一个关于32位循环冗余校验的verilog代码-A 32-bit cyclic redundancy check on the verilog code
<袁桂毅> 在 2025-06-24 上传 | 大小：2kb | 下载：0