[VHDL编程] DDS-signal-generate

说明：本文描述了怎样利用DDS（直接数字频率技术）来制作信号发生器-how to generate signal with the use of DDS technology
<杨阳> 在 2025-06-18 上传 | 大小：950kb | 下载：0

[VHDL编程] PipelineCPU

说明：用Verilog HDL语言或VHDL语言来编写，实现多周期CPU设计。能够完成以下二十二条指令。（均不考虑虚拟地址和Cache，并且默认为大端方式）： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs, rt
<徐帆> 在 2025-06-18 上传 | 大小：4.84mb | 下载：0

[VHDL编程] signal-generator

说明：本文描述了双通道信号发生器的研制，利用FPGA来实现这项功能-with the use of FPGA technology to realize signal generator
<杨阳> 在 2025-06-18 上传 | 大小：162kb | 下载：0

[VHDL编程] EP1C6(1)

说明：本文上传了一些关于FPGA开发板的一些知识，给出了详细的电路描述-this text gives detail message about FPGA board
<杨阳> 在 2025-06-18 上传 | 大小：1.28mb | 下载：0

[VHDL编程] mulitcpu

说明：用verilog HDL语言或者VHDL语言来编写，实现多时钟周期CPU的设计。能够完成以下二十二条指定（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs,
<徐帆> 在 2025-06-18 上传 | 大小：8.47mb | 下载：0

[VHDL编程] ug_avalon_verification

说明：Avalon Verification IP Suite verification userguide
<aravind> 在 2025-06-18 上传 | 大小：23kb | 下载：0

[VHDL编程] 091220111singalcpu

说明：用verilog HDL语言或者VHDL语言来编写，实现单周期CPU的设计。能够完成以下十六条指定： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs, rt sltu rd, rs, rt slti
<徐帆> 在 2025-06-18 上传 | 大小：9.09mb | 下载：0

[VHDL编程] 16QAM

说明：详细介绍了16QAM的fpga实现过程，并通过verilog语言编程，可以得到比较好的效果-Details the the the 16QAM fpga implementation process, and can get better results through the verilog language programming,
<焦栋> 在 2025-06-18 上传 | 大小：5.14mb | 下载：0

[VHDL编程] fenpin

说明：从50MHz的内部时钟通过此程序分频得到1Hz时钟，改变参数还可以有其他的频率- frequency division
<guojing> 在 2025-06-18 上传 | 大小：110kb | 下载：0

[VHDL编程] CPU-project

说明：硬件实验 设计一个给定指令系统的处理器 支持多条指令带进位和不带进位的ADD，SUB，OR, AND, MOV, MVI, STA, LDA, JZ, JMP,清零等等，内有设计报告-Hardware experiment，design a CPU with the command following:SUB，OR, AND, MOV, MVI, STA, LDA, JZ, JMP,clear, and so on.There is a disigning report in it.
<Seven> 在 2025-06-18 上传 | 大小：23kb | 下载：0

[VHDL编程] vga_juxing

说明：源码要求为至少5个C或Java源码或其他好源码或编程学习资料源码要求为至少5个C或Java源码或其他好源码或编程学习资料-vhdl of mansiter are you ok understandvhdl of mansiter are you ok understand vhdl of mansiter are you ok understand vhdl of mansiter are you ok understand vhdl of mansiter are you ok unders
<廖开杰> 在 2025-06-18 上传 | 大小：374kb | 下载：0

[VHDL编程] Performance-Analysis-of-(63-56)-Bch-Code-Using-mu

说明：BCh code for error correction contro-BCh code for error correction controll
<Amit> 在 2025-06-18 上传 | 大小：3.94mb | 下载：0