[VHDL编程] tiqutest

说明：对于信号发生器给出的方波信号作为待处理的信号，通过程序可以提取第一个脉冲，将后面的滤去。注意信号发生器给出的方波幅 值大概在3.3V左右，满足和FPGA的接口电平匹配。-The back of the filtered square wave signal given by the signal generator as a signal to be processed by the program can extract a pulse. Note that the square ampl
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[VHDL编程] fpga-mcu

说明：利用uart接口，51单片机和FPGA完成16位宽的数据通信，包括数据的幷串转换等。-Uart interface 51 of microcontroller and FPGA 16-bit wide data communications, and including Bing string of data conversion.
<张朗> 在 2025-06-09 上传 | 大小：614kb | 下载：0

[VHDL编程] jishi999999

说明：程序实现6位计数器，000000~999999，有一个使能信号en,将使能信号en由FPGA的引脚68接入，使用信号发生器产生方波，en信号为1的时候计数器计数，对于输入方波的幅值调为3.3V，可发现计数器计数一段时间会停止，然后接着计数。-Program six counters, 000000 999999, an enable signal en enable signal en by the FPGA pin 68 access, using the signal generator t
<张朗> 在 2025-06-09 上传 | 大小：687kb | 下载：0

[VHDL编程] plljishi

说明：利用脉冲计数产生一个脉宽可调的脉冲，然后作为使能信号送给计数器。测试在具有不同相位时钟下的计数效果，太过设置计数频率，可发现不同相位的时钟计数差别，经验证-Pulse counting to generate a pulse width adjustable pulse, and then as an enabling signal is sent to the counter. Test in a different phase clock count, too set the count f
<张朗> 在 2025-06-09 上传 | 大小：741kb | 下载：0

[VHDL编程] 8frequency

说明：8位数字频率计，利用数字信号发生器产生一定频率正弦波，得到验证。-8 digital frequency meter, proven.
<张朗> 在 2025-06-09 上传 | 大小：644kb | 下载：0

[VHDL编程] mips-verilog

说明：verilog mips documet will show you about mips
<refreshhh> 在 2025-06-09 上传 | 大小：102kb | 下载：0

[VHDL编程] 32-crc32

说明：32位数据输入并行算法Verilog HDL代码。-32 bits of data input and parallel algorithm Verilog HDL code
<cui> 在 2025-06-09 上传 | 大小：11kb | 下载：0

[VHDL编程] usb2.0

说明：将FPGA里的数据通过usb2.0端口，上传至上位机上-FPGA data usb2.0 port, upload the first bit machine
<张丽丽> 在 2025-06-09 上传 | 大小：690kb | 下载：0

[VHDL编程] ss868_FallingSandGame_restored

说明：硬件代码,用于FPGA开发平台上视频处理，产生优美的视频图像-EDA ,verilog HDL
<pengkang> 在 2025-06-09 上传 | 大小：1.72mb | 下载：0

[VHDL编程] edivider

说明：将数据进行偶数分频，里面有测试文件，可以测试输出的信号-The data divided by an even number, there are test files, you can test the output signal
<张丽丽> 在 2025-06-09 上传 | 大小：945kb | 下载：0

[VHDL编程] fenpin

说明：这个一个多次对时间进行分频的程序，这种方式可以避免同步跳转带来的干扰-A multiple time divided by the program, in this way to avoid synchronized jump to the interference caused by
<张丽丽> 在 2025-06-09 上传 | 大小：12kb | 下载：0

[VHDL编程] resetdelay

说明：这是一个复位延时程序，对复位信号进行定时的延时，确保抖动多产生的信号误差-This is a reset delay procedures, the timing delay of the reset signal, to ensure jitter and more signals generated error
<张丽丽> 在 2025-06-09 上传 | 大小：13kb | 下载：0