资源列表
[VHDL编程] mini1608_V2
说明：基于STC12c的电子钟，12mHz晶振，16*08点阵-STC12c-based electronic clock, 12mHz crystal, 16* 08 dot matrix<歌月十夜> 在 2025-12-31 上传 | 大小：109kb | 下载：0
[VHDL编程] Frequency_counter
说明：频率计，带复位，先产生一个持续时间为一秒的的闸门信号，后计数开始，显示在LED上-Frequency counter with reset gate signal to produce a duration for the second, after the counting began, and displayed on the LED<lpl> 在 2025-12-31 上传 | 大小：2kb | 下载：0
[VHDL编程] DE2_70_NET
说明：完成FPGA的网络通信，使用DM9000网络芯片 IP核，非常全面-DE2_70_NET，DM9000，can be used for communication with internet<ALVA> 在 2025-12-31 上传 | 大小：4.65mb | 下载：0
[VHDL编程] reaction-time_FPGA_Verilog
说明：基于FPGA的反应时间测试机——verilog HDL-Based on the reaction time test machine in the FPGA- Verilog the HDL<Jackson> 在 2025-12-31 上传 | 大小：3kb | 下载：0
[VHDL编程] Choosing-signal-generator
说明：基于FPGA的模拟信号源设计（中英文翻译） CPLD 信号发生器 频率捷变 无线电-FPGA signal generator frequency-agile<沈曙明> 在 2025-12-31 上传 | 大小：93kb | 下载：0
[VHDL编程] fsk_tz
说明：vhdl实现FSK调制，本次毕业设计的数据速率 1.2kb/s，要求产生一个1.2kHz的正弦信号，对正弦信号每周期取100个采样点，因此要求产生3个时钟信号：1.2kHz（数据速率）、120kHz（产生1.2kHz正弦信号的输入时钟）、240kHz（产生2.4kHz正弦信号的输入时钟）。基准时钟已由一个外部时钟120MHz提供，要得到前面三种时钟，就需要首先设计一个模50的分频器产生240kHz信号，再设计一个二分频器，生产一个120kHz的信号，然后再前面的基础上再设计一个模100的分频器，<杨> 在 2025-12-31 上传 | 大小：1kb | 下载：0
[VHDL编程] jpq
说明：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的高4位进行动态显示。小数点表示是千位，即KHz。-Frequency counter. 4 shows automatically based on the count of seven decimal automatically select 4 of the valid data for dynamic display. Decimal point, said one thousand, that is, KHz,.<冷昌霖> 在 2025-12-31 上传 | 大小：1kb | 下载：0
[VHDL编程] Verilog-HDL-digital-system-design
说明：Verilog HDL数字系统设计教程,其中对Verilog HDL语言的语法，FPGA的结构及其应用作了详细的讲解-Verilog HDL digital system design introduces the Verilog HDL language and the FPGA function including syntax ,FPGA fr a me and application and so on<tyh> 在 2025-12-31 上传 | 大小：21.67mb | 下载：0