[VHDL编程] Finite-State-Machines

说明：状态机，FPGA实验alter DE2开发板自带光盘的案例教程编程解析-State machine FPGA experiments alter the DE2 development board comes with a CD case tutorial programming resolution
<冷静> 在 2025-06-18 上传 | 大小：12kb | 下载：0

[VHDL编程] Digital-tube

说明：数码管显示，FPGA实验alter DE2开发板自带光盘的案例教程编程解析-Digital display, FPGA experimental alter the DE2 development board comes with a CD case tutorial programming resolution
<冷静> 在 2025-06-18 上传 | 大小：5kb | 下载：0

[VHDL编程] traffic

说明：实现4种状态的交通灯控制，延时，以及各种可以实现的功能 -To achieve the state of the four kinds of traffic light control
<jam> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] ct9999

说明：很经典的数字钟程序CPLD / FPGA ，对初学者很有用。-Classic digital clock program CPLD/FPGA, useful for beginners.
<ct> 在 2025-06-18 上传 | 大小：559kb | 下载：0

[VHDL编程] decode_38

说明：FPGA/CPLD平台，很好用的3-8译码器源程序。-FPGA/CPLD platforms, the very well with the 3-8 decoder source.
<ct> 在 2025-06-18 上传 | 大小：317kb | 下载：0

[VHDL编程] VGA

说明：用FPGA实现VGA控制器，在屏幕上显示红绿蓝三种条文-FPGA Implementation of a VGA controller, displayed on the screen red, green and blue three provisions
<谢浩鹏> 在 2025-06-18 上传 | 大小：276kb | 下载：0

[VHDL编程] time

说明：fpga万年历 vhdl语言 能实现现实时分秒年月日 及闰年判断 整点报时-every second when the fpga calendar VHDL language can achieve real date and leap year to judge the whole point of time
<孙龙飞> 在 2025-06-18 上传 | 大小：3.89mb | 下载：0

[VHDL编程] ADDER

说明：前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作，由于配置时间很短，不会影响系统正常工作。也有少数FPGA采用反熔丝或Flash工艺，对这种FPGA，就不需要外加专用的配置芯片-Before most of the FPGA is SRAM-based technology, chip SRAM process information after po
<jjkkll123456> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] DataCycle

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu
<zzh> 在 2025-06-18 上传 | 大小：703kb | 下载：0

[VHDL编程] PipelineSim

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
<zzh> 在 2025-06-18 上传 | 大小：67kb | 下载：0

[VHDL编程] PIPELINE

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
<zzh> 在 2025-06-18 上传 | 大小：8.32mb | 下载：0

[VHDL编程] PipelineCPU

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
<zzh> 在 2025-06-18 上传 | 大小：2.38mb | 下载：0