[VHDL编程] CLock

说明：电子时钟VHDL实现，包括调整时间，闹钟功能-Digitai clock based on FPGA in VHDl
<凯一> 在 2025-06-21 上传 | 大小：2.08mb | 下载：0

[VHDL编程] Daul_Signal_output1

说明：双通道信号发生器设计，可以产生方波、正弦波，三角波，并设计了DA-Dual channel Signal Generator
<凯一> 在 2025-06-21 上传 | 大小：922kb | 下载：0

[VHDL编程] fifo

说明：先进先出存储器的接口设计，采用VHDL语言-FIFO memory interface design, using VHDL language
<凯一> 在 2025-06-21 上传 | 大小：2.35mb | 下载：0

[VHDL编程] mqst

说明：用Verilog HDL编程实现曼切斯特编码器的功能，程序结构简单，仿真后波形延时这方面也进行了相关的优化-verilog HDL
<王治民> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] gg

说明：FPGA实现基带成型滤波器，升余弦滚降系数，多进制调制-FPGA
<王治民> 在 2025-06-21 上传 | 大小：290kb | 下载：0

[VHDL编程] quartusii

说明：本文档介绍quartus2的使用过程，是初学的入门的好参考资料-quartus
<王治民> 在 2025-06-21 上传 | 大小：1.23mb | 下载：0

[VHDL编程] clock2

说明：this is a sourcecode for a digital clock
<harry> 在 2025-06-21 上传 | 大小：4kb | 下载：0

[VHDL编程] fsm

说明：由于工作原因，需要开发一套有限状态机框架，在此和大家分享一下源代码。-FSM（Finite State Machine） fr a mework
<王晗> 在 2025-06-21 上传 | 大小：5kb | 下载：0

[VHDL编程] DA

说明：基于FPGA的D/A转换源代码，实现DA转换-FPGA-based D/A converter source code, to achieve DA conversion
<马加爵> 在 2025-06-21 上传 | 大小：2.93mb | 下载：0

[VHDL编程] seqdet_vm

说明：在verilog下连续输入1和0，当输入为10010时输出为1，是初学者练习用的-In verilog continuous input 1 and 0, when the input is 10010 to 1 when the output is used for beginners to practice
<澄续缘> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] XIN

说明：一个比较小的电子密码锁的程序的一段 是基于vhdl的状态机-A relatively small electronic lock a section of the program is based on state machine vhdl
<梁涛> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] a_compare_with_b_vm

说明：用Verilog描述了一个比较器,输入a和b，当a>b时，输出为a，反之，输出为b-descr iption a comparator by Verilog , the input a and b, when a> b, the output is a, the other hand, the output is b
<澄续缘> 在 2025-06-21 上传 | 大小：1kb | 下载：0