[VHDL编程] uart

说明：一个在Quartus 12.0 Web版下做的Uart收发例子，具备基本的收发功能。-Uart transceivers example, with a in Quartus 12.0 Web version under the basic functions of the transceiver.
<赵成龙> 在 2025-12-29 上传 | 大小：1.05mb | 下载：0

[VHDL编程] gui

说明：tft 4.3寸屏 驱动代码 在本机上测试通过-TFT 4.3 inch screen driver code in this machine through test
<zhanghai> 在 2025-12-29 上传 | 大小：4kb | 下载：0

[VHDL编程] KEY_IP

说明：4X4 矩阵按键的ip核 fpga 测试通过-4 x4 matrix key IP core nuclear test by fpga
<zhanghai> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[VHDL编程] 12864

说明：Lcd12864驱动文件 根据SOPC Builder设置编写-Lcd12864 driver files based on SOPC Builder set to write
<zhanghai> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[VHDL编程] shejilegeshangxiazidongkongzhi

说明：Verilog 的设计的程序。反复看了很久，电梯设计很是实用性强的一个程序，现在分享给大家，很多实验室做设计的时候需要，希望可以用到-The Verilog design program. Repeatedly looked for a long time, elevator design is very practical program for everyone now share many laboratory design needs can be used
<wuliang> 在 2025-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] BMD

说明：完整的verilog编写的pcie实例，通过DMA方式实现高速数据收发，对pcie作者有很好的借鉴价值。-Complete verilog prepared the pcie instance, to send and receive high-speed data via DMA mode the pcie of the reference value.
<wang fangwen> 在 2025-12-29 上传 | 大小：60kb | 下载：0

[VHDL编程] SDRAM_control_design

说明：一个SDRAM控制器的参考设计vhdl语言，包含了全部逻辑功能代码以及约束文件，包括一些综合布线后的文件和波形，有较高的参考价值。-A SDRAM controller reference design vhdl language contains all logic code as well as the constraints file, including files and waveform integrated wiring, there is a high reference val
<wang fangwen> 在 2025-12-29 上传 | 大小：2.47mb | 下载：0

[VHDL编程] ripple_carry_adder

说明：行波加法器，Verilog语言编写。行波加法器，Verilog语言编写-The line wave adder Verilog language. The line wave adder Verilog language
<周杰伦> 在 2025-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] fashenqi(shunxu)

说明：Verilog 这个程序是一个关于顺序形成的发生器，希望大家多多批评指正，可用之人能够用得到-Verilog This program is a sequential formation generator, and hope a lot of criticism and the person available to get
<wuliang> 在 2025-12-29 上传 | 大小：3kb | 下载：0

[VHDL编程] sequence-detector

说明：序列检测器的设计与实现。功能要求：检测器有一个输入端X，被检测的信号为二进制序列串行输入，检测器有一个输出端Z，当二进制序列连续有四个1时，输出为1，其余情况均输出为0。如：X：1101111110110，Z：0000001110000。 -Design and Implementation of the sequence detector. Functional requirements: the detector has an input terminal X and the dete
<gaochaoliang> 在 2025-12-29 上传 | 大小：29kb | 下载：0

[VHDL编程] MAC

说明：在FPGA硬件上，使用verilog语言编写的一个乘累加器程序。-FPGA hardware, a multiply accumulator verilog language program.
<苏亭> 在 2025-12-29 上传 | 大小：3kb | 下载：0

[VHDL编程] DE2_70_AUDIO

说明：这是基于DE2_70开发板的音频采集程序，使用了niosII软核，实现音频数据的采集和播放。-This is the audio capture program based on DE2_70 development board, use the niosII soft core to capture and playback of audio data.
<多乐> 在 2025-12-29 上传 | 大小：6.53mb | 下载：0