[VHDL编程] Multi

说明：A Complete Multicycle CPU Written in Verilog Lang.
<Aria> 在 2025-06-18 上传 | 大小：17kb | 下载：0

[VHDL编程] vhdl-pipeline-mips_latest

说明：pip-lined MIPS in vhdl
<sakthivel.p> 在 2025-06-18 上传 | 大小：1.09mb | 下载：0

[VHDL编程] johnson

说明：johnson计数器是一种同步计数器，每一次之变化一位，具有最简的组合逻辑电路。-johnson counter is a synchronous counter, each followed by a change, with the most simple combinational logic circuit.
<汪波> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] dds

说明：可以完成直接频率合成器功能的VHDL代码-VHDL code which can complete the function of Direct frequency synthesizer.
<王明阳> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] miaobiao

说明：秒表的VHDL语言程序，是实验课上一个课程设计，非常正确，非常好用。-Stopwatch VHDL language program is the experimental class curriculum design, very correct, very easy to use.
<塚客> 在 2025-06-18 上传 | 大小：7kb | 下载：0

[VHDL编程] ISP1362

说明：友晶公司的开发源代码，使用起来比较方便，学习FPGA的都会用到-Terasic development source code, it was easier to use, will be used for learning FPGA
<llwww> 在 2025-06-18 上传 | 大小：18kb | 下载：0

[VHDL编程] SRAM_16Bit_512K

说明：terasic的DM9000A模块源码，使用nios2做以太网应用的应该会用到-terasic the DM9000A module source, use nios2 do Ethernet applications should be used
<llwww> 在 2025-06-18 上传 | 大小：11kb | 下载：0

[VHDL编程] Binary_VGA_Controller

说明：terasic的DM9000A模块源码，使用nios2做以太网应用的应该会用到-terasic the DM9000A module source, use nios2 do Ethernet applications should be used
<llwww> 在 2025-06-18 上传 | 大小：82kb | 下载：0

[VHDL编程] Audio_DAC_FIFO

说明：terasic的DM9000A模块源码，使用nios2做以太网应用的应该会用到-terasic the DM9000A module source, use nios2 do Ethernet applications should be used
<llwww> 在 2025-06-18 上传 | 大小：15kb | 下载：0

[VHDL编程] PWM_OUT

说明：这是一个EP2C5T144的FPGA产生PWM信号到LED上控制LED的亮度的源程序，可以通过按键来改变占空比，带有电路图:)-This is a PWM signal to control the brightness of the LED to the LED source a EP2C5T144 the FPGA button to change the duty cycle, with the circuit diagram :)
<何健能> 在 2025-06-18 上传 | 大小：272kb | 下载：0

[VHDL编程] DDS

说明：这是一个用EP2C5T144的FPGA制作的DDS信号发生器，输出信号波形可变，幅度可调，缺点是信号频率略低，带有电路图-This is a used EP2C5T144 FPGA produced DDS signal generator, the output signal waveform variable adjustable amplitude, the disadvantage is that the signal frequency is slightly lower, with
<何健能> 在 2025-06-18 上传 | 大小：1.06mb | 下载：0

[VHDL编程] bit4_4

说明：利用verilog语言编写的控制4个继电器开关动作的程序， 采用RS232通信-Verilog language program control the four relay switch action RS232 communication
<张思文> 在 2025-06-18 上传 | 大小：422kb | 下载：0