[VHDL编程] i2c_master_bit_ctrl

说明：该代码用硬件描述语言Verilog系统地描述了I2C总线接口的位比特主控转换模型。对学习FPGA和I2C总线接口有极大地帮助。-The code used Verilog hardware descr iption language descr iption of the system bus interface I2C control bit bit-switching model. Learning I2C bus interface FPGA and a great help.
<fengxinya> 在 2025-07-01 上传 | 大小：2kb | 下载：0

[VHDL编程] UART232

说明：本代码是用VHDL语言全面、系统地描述UART通信协议标准，通过对UART进行数据通信的实际运用，能够较全面地理解和掌握VHDL和UART协议。-The VHDL language code is a comprehensive, systematic descr iption of UART communication protocol standards, through the UART to the practical application of data communications
<fengxinya> 在 2025-07-01 上传 | 大小：22kb | 下载：0

[VHDL编程] 64

说明：64位乘法器，超前进位的，大家看看，通过仿真的，verilog的-64-bit multiplier, bit-ahead, let us look at the adoption of simulation, verilog of
<> 在 2025-07-01 上传 | 大小：37kb | 下载：0

[VHDL编程] fpga

说明：
<lg> 在 2025-07-01 上传 | 大小：1010kb | 下载：0

[VHDL编程] 51core-Verilog

说明：8051core-Verilog编写，可修改-8051core-Verilog prepared to modify
<will> 在 2025-07-01 上传 | 大小：51kb | 下载：0

[VHDL编程] int_to_vector_suo

说明：整型到字符型的转换，将输入的整数转换成二进制数-Integer to the character of the conversion, will be entered into a binary integer
<海燕> 在 2025-07-01 上传 | 大小：265kb | 下载：0

[VHDL编程] ASK

说明：出租车自动计价器设计,用于学习VHDL编程实现,FPGA的基本设计方案-Taxi automatic meter design for learning VHDL programming, FPGA s basic design
<严肃特> 在 2025-07-01 上传 | 大小：118kb | 下载：0

[VHDL编程] automachine

说明：主要是对自动设备进行开发设计,采用VHDL编程语言实现其基本功能-Mainly the development of automatic equipment design, VHDL programming language used to achieve its basic functions
<严肃特> 在 2025-07-01 上传 | 大小：66kb | 下载：0

[VHDL编程] Modelsimjaochen

说明：一个很适合初学MOdelsim的资料噢,内容很好的,讲解详细,-A very suitable for beginner information ModelSim Oh, good content to explain in detail,
<feng> 在 2025-07-01 上传 | 大小：493kb | 下载：0

[VHDL编程] fpga

说明：fpga功能实现有限字长响应FIR 用verilog编写-FPGA functionality in response to the realization of finite word-length FIR prepared using Verilog
<吴务> 在 2025-07-01 上传 | 大小：136kb | 下载：0

[VHDL编程] 3-1

说明：自动卖报机，5分一份，有1，2，5分类型的硬币。verilog状态机-Automatic selling newspaper machine, a 5 minutes, there are 1,2,5 classification type coins. Verilog state machine
<冯杰> 在 2025-07-01 上传 | 大小：1kb | 下载：0

[VHDL编程] speedmess

说明：此工程项目包可以实现基于spartan3与CAN总线连接后的的汽车时速的模拟仿真。并可计算轮速差的数值。当此数值超出规定的边界值时报警。-This project can be achieved packet spartan3 based on CAN bus connection with the car after the simulation speed. And calculation of wheel speed differential values. When the value
<张宇> 在 2025-07-01 上传 | 大小：3.3mb | 下载：0