[VHDL编程] qiangdaqi

说明：四人抢答器，　有4组抢答，系统开始后进入抢答状态，抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，发出报警信号；当有一路抢答按键按下，该路抢答信号将其余各路抢答信号封锁，同时铃声响起，显示该路抢答台号；一轮结束后按复位键将所有状态复位。-Four Responder, Responder has four groups, the system begins to enter the answer in the state, began to answer in 20 seconds af
<haby> 在 2025-12-24 上传 | 大小：349kb | 下载：0

[VHDL编程] jiaotongdeng

说明：交通灯，模拟显示十字路口两个方向的交通通行情况。两个方向均用红、黄、绿灯指示实际状态。用LED同时显示两个方向状态的时间。时间计数方式为倒计数方式。技术参数为绿(红)50秒、黄(红)5秒、红(绿)30秒和红(黄)5秒。-Traffic lights, crossroads analog display case crossings in both directions. In both directions with red, yellow and green indicate the actu
<haby> 在 2025-12-24 上传 | 大小：63kb | 下载：0

[VHDL编程] JIAFA_4

说明：加法器，采用流水线技术设计四级加法器，VHDL实验-Adder, four pipelined adder technical design, VHDL test
<haby> 在 2025-12-24 上传 | 大小：115kb | 下载：0

[VHDL编程] LED

说明：xilinx V6板卡上的根据时钟的LED流水灯程序，包括chipscope的时序提取模块，已在在V6上验证通过-xilinx V6 under the clock on the board LED light water procedures, including the timing chipscope extraction module has been verified through on the V6
<于慧斌> 在 2025-12-24 上传 | 大小：1.45mb | 下载：0

[VHDL编程] tv_tft320x240_red2-35

说明：本实验是红色飓风上的sdram的应用实例，希望有用-This experiment is red hurricane sdram on application examples, useful
<haby> 在 2025-12-24 上传 | 大小：1.16mb | 下载：0

[VHDL编程] fpga_dds

说明：设计一个直接数字频率合成(DDS，Direct Digital Synthesis)，DDS是一种新型的频率合成技术。DDS 技术是一种把一系列数字形式的信号通过DAC 转换成模拟信号的合成技术。-Design a direct digital frequency synthesis (DDS, Direct Digital Synthesis), DDS is a kind of new type of frequency synthesis technologies. DDS technol
<KCHEN> 在 2025-12-24 上传 | 大小：1mb | 下载：0

[VHDL编程] Multiplier-code-with-testbench

说明：VHDL code for synthesizable Multiplier with testbench
<Tamoghna Purkaystha> 在 2025-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] display

说明：seven segment display apllication with only one push button up counter
<resul koksal> 在 2025-12-24 上传 | 大小：42kb | 下载：0

[VHDL编程] flash

说明：fpga nios ii vhdl qsys
<xuwenqing> 在 2025-12-24 上传 | 大小：3.71mb | 下载：0

[VHDL编程] filter_lpm_shaping

说明：4倍内插值的fir成型滤波器，语言vhdl，工程已建立，可以直接运行-4x interpolation of fir shaping filter, language vhdl, project has been established, you can directly run
<chen> 在 2025-12-24 上传 | 大小：16.19mb | 下载：0

[VHDL编程] uart

说明：一个实用的uart协议模块，使用verilog 实现-A practical uart protocol modules, use verilog to achieve
<lzc> 在 2025-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] myuart

说明：使用verilog语言编写的异步串口模块，带有16级深的FIFO，它与DSP28335的SCI相似，可以帮助初学者更快地理解FPGA和DSP的硬件结构和编程思路-Use verilog language of asynchronous serial port module, FIFO with deep level 16, it was similar with DSP28335 SCI, can help beginners to understand faster the FPGA and
<夏小保> 在 2025-12-24 上传 | 大小：481kb | 下载：0