[VHDL编程] Xilinx-design-timing-constraints

说明：很有用的Xilinx时序约束设计资料，很适合初学者-Very useful Xilinx timing constraints, design data, is very suitable for beginners
<李静> 在 2025-12-23 上传 | 大小：1.19mb | 下载：0

[VHDL编程] LCD1602

说明：通过编写verilog语言完成数据的在液晶LCD1602显示-By writing verilog language to complete the data displayed on the LCD LCD1602
<邹俊> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] KEYS

说明：在ISE环境下按键子程序完成多个独立按键的控制-The ISE environment keys subroutines multiple independent control keys
<邹俊> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC0809

说明：ADC0809的verilog实现 及仿真的文件 和仿真的波形图-ADC0809 implementation and simulation of verilog files and simulation waveforms
<林珊> 在 2025-12-23 上传 | 大小：47kb | 下载：0

[VHDL编程] LED8x8

说明：8x8点阵的verilog实现，包含仿真testbench，和仿真的波形图-8x8 dot matrix verilog achieve, including simulation testbench, and simulation waveforms
<林珊> 在 2025-12-23 上传 | 大小：39kb | 下载：0

[VHDL编程] stm32驱动OV7670

说明：stm32驱动OV7670，带有FIFO。在3.2寸上TFT上显示,TFT的驱动IC为ILI9320.
<dandelion4277> 在 2013-08-04 上传 | 大小：6.16mb | 下载：0

[VHDL编程] booth-16_16-multiplier

说明：由verilog编写的利用booth编码的16*16有符号乘法器的代码，没有pipeline-a 16*16 multiplier with booth coding by verilog
<pyc> 在 2025-12-23 上传 | 大小：11kb | 下载：0

[VHDL编程] verilog-codes-for-booth2

说明：由verilog编写的采用booth2编码的16*16乘法器-a 16*16 multiplier with booth2 coding by verilog
<pyc> 在 2025-12-23 上传 | 大小：13kb | 下载：0

[VHDL编程] prng

说明：采用线性同余法的素数模乘同余发生器产生随机数,采用5级流水线设计-Using a linear congruential method prime modulus multiplicative congruential random number generator, using five pipeline design
<pyc> 在 2025-12-23 上传 | 大小：2kb | 下载：0

[VHDL编程] adc_ads7842

说明：由system verilog编写的adc_ads7842的驱动模拟程序-Adc_ads7842 verilog prepared by the driving simulator
<pyc> 在 2025-12-23 上传 | 大小：8kb | 下载：0

[VHDL编程] shumaguan

说明：verilog 写的，基于CPLD 的数码管实验，输入端是430单片机，cpld做了38译码器和8位所存-verilog written CPLD-based digital tube experiments, the input is 430 single, cpld made 38 decoder and 8 kept
<王晓磊> 在 2025-12-23 上传 | 大小：156kb | 下载：0

[VHDL编程] Twobits-Adder

说明：Two bits Adder, this code allows add two bits variables using switches of FPGA, the result is shown in seven segments display. Include seven segments decoder module. The program was verified using BASYS 2 FPGA.
<dokuro> 在 2025-12-23 上传 | 大小：50kb | 下载：0