[VHDL编程] testbench_learn

说明：自己写的一个移位寄存器的实例，该例子主要用来讲述verilog中的testbench的写作，以及在testbench中怎样使用task，以使仿真更加的高效简洁-Write your own instance of a shift register, which is mainly used to describe examples of verilog testbench writing, as well as how to use the testbench in the task, to m
<雷> 在 2025-12-24 上传 | 大小：3kb | 下载：0

[VHDL编程] AD7470con

说明：该代码实现了AD转换芯片AD7470的控制，且已经通过试验验证，请放心使用-The code implements the AD converter chip AD7470 control, and has been verified by experiment, ease of use! ! !
<张旭晟> 在 2025-12-24 上传 | 大小：403kb | 下载：0

[VHDL编程] fengpingqi

说明：分频器，输入50MHz,可输出10KHZ，1KHZ，100Hz,10Hz,1Hz.-Divider, input 50MHz, can output 10KHZ, 1KHZ, 100Hz, 10Hz, 1Hz.
<nao> 在 2025-12-24 上传 | 大小：367kb | 下载：0

[VHDL编程] PCI-MINI

说明：pci 32位33M的从设备接口的实现源代码，使用verilog语言设计的，对设计自己的pci软核很有参考价值。-pci 32 位 33M slave device interface source code, using verilog language design, the design of their pci soft core of great reference value.
<liangwei> 在 2025-12-24 上传 | 大小：284kb | 下载：0

[VHDL编程] pip_example_design_3c120_vdk_v80

说明：altera vip,具体参考an427文档！-altera vip, specific reference an427 documentation!
<蓝心> 在 2025-12-24 上传 | 大小：2.18mb | 下载：0

[VHDL编程] fpga

说明：新手报到，贡献一些FPGA设计的电子书，希望对大家有用。-Novice report, contribute some FPGA design books, I hope useful.
<kevin> 在 2025-12-24 上传 | 大小：944kb | 下载：0

[VHDL编程] VHDL

说明：These are some vhdl program-These are some vhdl program...
<Ashok Mahato> 在 2025-12-24 上传 | 大小：134kb | 下载：0

[VHDL编程] bhas

说明：this a vhdl program-this is a vhdl program...
<Ashok Mahato> 在 2025-12-24 上传 | 大小：37kb | 下载：0

[VHDL编程] B1

说明：This a vhdl program-This is a vhdl program...
<Ashok Mahato> 在 2025-12-24 上传 | 大小：25kb | 下载：0

[VHDL编程] add4_bcd

说明：程序描述了BCD码加法器，采用的是逢十进一的规则。-Procedures described BCD adder, using the rules of decimal.
<沈湛> 在 2025-12-24 上传 | 大小：28kb | 下载：0

[VHDL编程] bpltonrz3412_12M

说明：The above source code for converting bi phase L to Binary, at the 6144 bit rate
<Naveen> 在 2025-12-24 上传 | 大小：338kb | 下载：0

[VHDL编程] pdiv

说明：数控分频器的功能是，当在输入端给定不同的输入数据时，对于输入的时钟信号有不同的分频比。-The function of this divider is when different input data is available at the input,there is different divider ratio for clk.
<沈湛> 在 2025-12-24 上传 | 大小：29kb | 下载：0