[VHDL编程] Micro16-30sep03

说明：Micro16 - 一个简单的 16 位 VHDL CPU 核源代码-Micro16- A Simple 16 bit VHDL CPU source code
<阿斯顿> 在 2025-06-08 上传 | 大小：27kb | 下载：0

[VHDL编程] Micro8a-14oct02

说明：Micro8a - 一个简单的 8 位 VHDL CPU 核源代码-Micro8a- A Simple 8 bit VHDL CPU source code
<阿斯顿> 在 2025-06-08 上传 | 大小：61kb | 下载：0

[VHDL编程] A-C8V4

说明：淘宝畅销FPGA开发板的A-C8V4 电路图及例子 9实验九：利用语言实现3-8译码器 10实验十：利用语言实现按键和数码管显示 11实验十一：利用语言实现乘法器数码管显示 …… 18实验十八：利用语言实现蜂鸣器唱歌 23实验二十三：利用语言实现LCD1602显示 24实验二十四：利用语言实现LCD12864显示汉字 25实验二十五：利用程序实现串口RS232与电脑通信 28实验二十八：利用程序实现VGA显示RGB彩条信号 31实验三十一：利用程序实
<liyang> 在 2025-06-08 上传 | 大小：12.3mb | 下载：0

[VHDL编程] -led_seg7

说明：数码管显示代码。希望数码管显示什么数字，只需要给数码管段选口送去相应译码信号。-Digital display code. What hope digital display digital, just give digital tube segment selector sent to the corresponding port decoded signal.
<cuixiao> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog

说明：基于Quartus2的Verilog实例详解-Detailed examples of Verilog-based Quartus2
<huang> 在 2025-06-08 上传 | 大小：804kb | 下载：0

[VHDL编程] mux16

说明：利用FPGA时序逻辑设计16位乘法器。利用时序逻辑设计可以使整体设计具备流水线结构-Sequential logic design using FPGA multiplier 16. Sequential logic design allows the use of the overall design with pipeline structure
<cuixiao> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] vga_dis

说明：该代码设计在VGA显示器上显示背景蓝色，中央绿色边框和粉色矩形。-The code is designed to display on a VGA monitor background blue, central green border and pink rectangle.
<cuixiao> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] my_uart_rx

说明：该代码实现监测是否有数据接收，若接收到数据，则将数据返回给发送方。-Monitor whether the code data is received, if the received data, the data is returned to the sender.
<cuixiao> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] ps2_key

说明：实现通过PS/2接收键盘的数据，然后将输入的大写字母转化成ASCII，通过串口传送给PC机。-Achieved through the PS/2 keyboard to receive data, and then enter the uppercase letters into ASCII, transferred to the PC via the serial port.
<cuixiao> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] dianzishizhong

说明：vhdl语言编写实现的数字电子钟程序代码-vhdl language code to achieve the electronic clock
<ll> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] handbook

说明：Abstract—This paper presents a Viterbi-based test compression algorithm/architecture that provides high encoding efficiency and scalability with respect to the number of test channels. The proposed scheme finds a set of compressed test vectors
<shankar.m> 在 2025-06-08 上传 | 大小：3.65mb | 下载：0

[VHDL编程] source

说明：A major obstacle that stands in the way of efficient test response compaction are the unknown values (x-values) captured by scan cells during testing. If test responses with x-values are compacted, some of the outputs of the compactor may als
<shankar.m> 在 2025-06-08 上传 | 大小：10kb | 下载：0