[VHDL编程] DDS_all

说明：这个是相当不错的EDA编程，是电子设计大赛准备期间我引以为自豪的一个，能产生正弦，余弦，方波（可调占空比），三角波，锯齿波以及各种叠加波形，可以自行设置。-The EDA is a very good programming, is the Electronic Design Competition during the preparation I was proud to one capable of producing sine, cosine, square wave (variable
<谢飞> 在 2025-06-10 上传 | 大小：2.13mb | 下载：0

[VHDL编程] FPGA_VRILOG

说明：一套基于XILIX,SPATAN2,XC2S200 芯片实验板上的,10个典型VRILOGHDL的FPGA实验,有帮助,-Based on a set of XILIX, SPATAN2, XC2S200 chip experimental board, 10 of VRILOGHDL typical FPGA experiments help
<liao> 在 2025-06-10 上传 | 大小：11kb | 下载：0

[VHDL编程] tclk

说明：ALARM=1时蜂鸣器叫。 --第50秒时开始叫，连续叫10秒，前9秒为低音，最后1秒为高音。 --高音为500HZ，低音为250HZ。 --按住MS1（ML1灯灭）时自动加，按调分键MS2（ML2灯灭）分自动加。 --6个共阴LED数码管分别显示时/分/秒，6个LED数码管动态扫描显示。 -ALARM = 1 when called buzzer.- The first 50 seconds when called, asking for 10 seconds, 9 sec
<郝保峰> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] adder8b

说明：本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。-This procedure is to use two four parallel binary adder cascade manner through an 8-bit adder.
<liushenshen> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] sdram_ctrl.tar

说明：同步动态RAM的控制电路VHDL源代码,在SOC开发中可以直接应用-Synchronous Dynamic RAM control circuit VHDL source code, in the SOC development can be applied directly
<26> 在 2025-06-10 上传 | 大小：88kb | 下载：0

[VHDL编程] video_compression_systems.tar

说明：视频压缩IPCORE,设计比较大,为硬件设计的工程师提高参考-Video Compression IPCORE, designed more for the hardware design engineers to improve reference
<26> 在 2025-06-10 上传 | 大小：182kb | 下载：0

[VHDL编程] chk

说明：本程序实现了一个序列检测器。当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A”,否则仍然输出“B”。-This procedure implements a sequence detector. When a string of serial data to be tested after entering the detector, if the number in each successive detection with the same n
<liushenshen> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL

说明：非常 有用的西安理工的资料，适合初学者-Xi an Polytechnic very useful information, suitable for beginners
<马雷> 在 2025-06-10 上传 | 大小：833kb | 下载：0

[VHDL编程] chengxu

说明：在maxplusII上用VHDL语言编程实现的数字基带信号的同步提取，是一个密码输入和修改的实例。在硬件实验箱上连线，并将程序下载到主芯片上完成。-MaxplusII used in the VHDL language programming realization of digital base-band signal synchronization extraction, is a password input and modify the examples. Experimental bo
<李磊> 在 2025-06-10 上传 | 大小：760kb | 下载：0

[VHDL编程] ADcaiyang

说明： A/D采样控制模块设计 A/D采样控制模块负责控制外部ADC0809芯片多路模拟输入量的选通以及实现对A/D采样过程的合理控制。此部分的设计根据《EDA技术与VHDL》P211——P212的例8-2编写，所不同的是这里将书中“ADDA<=1”的赋值语句改为“ADDA <=EN”，EN是所设置的输入按键用来控制INO与IN1间的通道选择。 -A/D sampling control module designed A/D sampling control modules
<xuye> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] UARTRS232

说明：用UART来接收PC机的RS232串行接口数据。由于UART每次只接收8位数据，所以在接收了两个8位数据之后，才将其存入16位的SRAM内。-Using UART to receive PC-RS232 serial interface data. As the UART receive only 8-bit data, so to receive two 8-bit data after its deposit in 16 of the SRAM.
<xuye> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] 1

说明：加法器的VHDL代码，可以在很多地方直接应用-Adder VHDL code can be applied directly in many places
<stormy> 在 2025-06-10 上传 | 大小：1kb | 下载：0