[VHDL编程] bandpassfilter

说明：FPGA的滤波器设置，采用将系数直接量化，测试过-FPGA filter settings, using the coefficients directly quantified, tested
<张璐佳> 在 2025-12-15 上传 | 大小：1kb | 下载：0

[VHDL编程] Sonic_2

说明：FPGA开发超声波测距，可改写工业探伤或倒车测距等系统，quartus2下选择EP2C5Q208C8（CycloneⅡ） 支持目前淘宝上能买到的所有4-5针超声波模块 应用cycloneⅡ自带除法模块 开发板为有光技术YG2.1 生成电路规模较小 ！！注意：移植程序仅需重新约束数码管和超声波模块的针脚-Ultrasonic Ranging FPGA development, industrial inspection or reverse rewritable ranging
<cager> 在 2025-12-15 上传 | 大小：5.42mb | 下载：0

[VHDL编程] ZX_SOPC0

说明：基于FPGA的DDS信号源设计 1.输出信号为正弦波、三角波及脉冲 2.信号幅度可调,范围：1V~5V 3.调幅步长：10mV 4.信号频率为低频：10HZ~1MHZ 5.频率调节步长10HZ~100HZ频段为1HZ,100HZ~1kHZ频段为10HZ,1KHZ~1MHZ频段为100HZ 6.频率调节方式通过键盘输入 7.运用LCD显示信号的类型、幅度、调频步长、调幅步长-DDS source FPGA-based design 1. The output sig
<陈勒> 在 2025-12-15 上传 | 大小：8.64mb | 下载：0

[VHDL编程] booth_mult

说明：4*4booth乘法器设计，测试模块，已经通过验证，内有注释，有利于理解booth乘法器原理。-4* 4 booth multiplier design, test module has been validated, there are notes, useful in understanding the booth multiplier principle.
<荣志强> 在 2025-12-15 上传 | 大小：3kb | 下载：0

[VHDL编程] risc8_cpu_verilog

说明：该实例设计的RSIC-CPU总线结构采用数据线（8位）和指令线（12位）独立分离的哈弗结构，把存储寄存器RAM当做寄存器来寻址使用以方便编程。-The example design of RISC-CPU bus architecture uses a data line (8) and command line (12) is separated with the Harvard architecture, the storage register addressing uses RAM as
<荣志强> 在 2025-12-15 上传 | 大小：611kb | 下载：0

[VHDL编程] qnr_verilog

说明：量化取整QNR内部主要包括一个divider模块及产生数据输出有效和循环结果到最近整数的电路，包含仿真结果图。-Rounding quantization internal QNR includes a divider module and generates data output valid and circulating the results to the nearest integer circuit, including the simulation results shown in
<荣志强> 在 2025-12-15 上传 | 大小：813kb | 下载：0

[VHDL编程] DCT_verilog

说明：DCT是数字图像处理中的一种基础算法，实现从时域到频域的转换，从而去掉时域中数据的相关性，有利于量化后对变换系数采用游程编码和Huffman编码。-DCT is a digital image processing a basic algorithm to achieve the conversion the time domain to the frequency domain, and thus remove the domain relevance of data in favor of
<荣志强> 在 2025-12-15 上传 | 大小：496kb | 下载：0

[VHDL编程] DES_verilog

说明：用verilog实现的DES(Data Encryption Standard数据加密标准)，把64位明文输入变为64位密文输出块。-Using DES (Data Encryption Standard Data Encryption Standard) verilog to achieve, the 64 plaintext input into 64 output ciphertext block.
<荣志强> 在 2025-12-15 上传 | 大小：466kb | 下载：0

[VHDL编程] uart_lcd_display_XUP

说明：Uart串口通信程序，PC机向FPGA的串口发送数据，FPGA的串口收到数据后回传到PC机，同时显示在lcd屏。-Uart serial communication program: The serial port of PC sends data to the FPGA. After the serial port of FPGA receives the data, FPGA sends the received data back to the PC, simultaneously dis
<queen> 在 2025-12-15 上传 | 大小：1.05mb | 下载：0

[VHDL编程] an181_2_2

说明：Excalibur FPGA多主参考设计-Excalibur Solutions— Multi-Master Reference Design
<固永> 在 2025-12-15 上传 | 大小：804kb | 下载：0

[VHDL编程] fft1024-verilogCODE

说明：fft 1024点verilog代码,适用于基-4的FFT算法描述，使用quartus，modelsim，-fftpoint 1024 verilog code
<tao> 在 2025-12-15 上传 | 大小：51kb | 下载：0

[VHDL编程] rcvr

说明：verilog的串口接收程序，有详细注释，适合学习-verilog serial port to receive the program, there are detailed notes, suitable for learning
<吕攀攀> 在 2025-12-15 上传 | 大小：1kb | 下载：0