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[VHDL编程] syn_wr
说明：一般来说，CPU的读写时钟会引入到PLD中，笔者利用CPU的读写时钟实现同步读写寄存器，提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式-In general, CPU clock reading and writing will be introduced to the PLD, the author uses the CPU to read and write clock synchronized read and write registers, improve d<一哥> 在 2025-06-23 上传 | 大小：82kb | 下载：0
[VHDL编程] verilog_cordic
说明：采用verilog编写的经典的cordic算法，旋转模式，亲测可用，经过了9次旋转-Classic verilog prepared by the cordic algorithm, rotation mode, pro-test available, after nine rotation<刘建涛> 在 2025-06-23 上传 | 大小：1kb | 下载：0
[VHDL编程] RS(204-188)decoder_verilog
说明：采用verilog实现的有限域GF(28)弱对偶基乘法器，本原多项式: p(x) = x^8 + x^4 + x^3 + x^2 + 1 ，多项式基: {1, a^1, a^2, a^3, a^4, a^5, a^6, a^7}，弱对偶基: {1+a^2, a^1, 1, a^7, a^6, a^5, a^4, a^3+a^7}-Verilog achieved using the finite field GF (28) weak dual basis multiplier<刘建涛> 在 2025-06-23 上传 | 大小：14kb | 下载：0
[VHDL编程] CIC_verilog
说明：采用verilog实现的三级CIC抽取器，输入8位数据，输出26位数据，使用有限状态机用于实现下采样，包括积分器实现模块和梳状器实现模块-Using verilog to achieve three CIC decimation filter, the input 8-bit data output 26-bit data, the use of finite state machines for sampling, including the integrator and comb to im<刘建涛> 在 2025-06-23 上传 | 大小：1kb | 下载：0
[VHDL编程] 4.5fenpingqi
说明：基于FPGA的关于verilog语言的4.5分频器及其仿真波形图-FPGA based on verilog language frequency divider and its simulation waveform in figure 4.5<李凯> 在 2025-06-23 上传 | 大小：75kb | 下载：0
[VHDL编程] FPGA-IP-core
说明：FPGA中IP核的调用 适用于初学者,里面是两个PPT 其中一个主要讲RAM&ROM IP CORE的调用-usage of FPGA IP core ,Suitable for beginners<陈茂敬> 在 2025-06-23 上传 | 大小：7.65mb | 下载：0
[VHDL编程] sd_spi_model.tar
说明：SD card, SPI mode, Verilog simulation model<charlie> 在 2025-06-23 上传 | 大小：6kb | 下载：0
[VHDL编程] Xilinx-V7-FPGA
说明：xilinx v7 FPGA 的型号参数描述，利于读者进行FPGA的选型和编程-the descr iption of xilinx v7 FPGA,you can choose the right type of the FPGA<sgy> 在 2025-06-23 上传 | 大小：219kb | 下载：0
[VHDL编程] 2ASKtiaoshi
说明：2ASK verilog 解调程序，二进制移幅键控解调程序 -2ASK verilog progarm<谭伟鹏> 在 2025-06-23 上传 | 大小：1kb | 下载：0